Верификация
Можно проверить сгенерированный код при помощи испытательного стенда HDL, cosimulation (требует, чтобы HDL Verifier™), или FPGA в цикле (потребовал HDL Verifier).
FPGA в цикле (FIL) симуляция позволяет вам запускать Simulink® или MATLAB® симуляция с платой FPGA, строго синхронизируемой с этим программным обеспечением. Когда вы используете FIL в Советнике по вопросам Рабочего процесса, HDL Coder™ использует загруженный проект, чтобы создать HDL-код. Смотрите FPGA в цикле (HDL Verifier).
Темы
Испытательный стенд HDL
Требования испытательного стенда MATLAB и лучшие практики для генерации HDL-кода
Что такое испытательный стенд MATLAB, требования и лучшие практики для генерации HDL-кода.
Укажите, что часы испытательного стенда включают уровень переключателя
Укажите, что часы испытательного стенда включают уровень переключателя.
Проверьте код с испытательным стендом HDL
Симулируйте сгенерированный проект под тестом (DUT) HDL с тестовыми векторами от испытательного стенда с помощью заданного инструмента симуляции.
Генерация испытательного стенда
HDL Coder пишет стимул DUT и справочные данные из вашего MATLAB или симуляции Simulink к файлам данных (.dat).
Описывает MATLAB к рабочему процессу HDL
Cosimulation
Настройте для HDL Cosimulation (HDL Verifier)
К cosimulate ваш HDL-код с MATLAB или проектом Simulink, вы должны сначала:
Автоматическая верификация сгенерированного HDL-кода из MATLAB (HDL Verifier)
Проверьте сгенерированный HDL-код с помощью сгенерированного cosimulation скрипта.
FPGA в цикле
FPGA в рабочих процессах симуляции цикла (HDL Verifier)
Выберите между генерацией блока или Системы object™, и решите, использовать ли Мастер FIL или HDL Workflow Advisor.
