FPGA в цикле
Создание FPGA в ссылке цикла между средством моделирования и платой позволяет:
Проверьте реализации HDL непосредственно по алгоритмам в Simulink® или MATLAB®.
Примените данные и сценарии тестирования от Simulink или MATLAB к проекту HDL на FPGA.
Интегрируйте существующий HDL-код с разрабатываемыми моделями в Simulink или MATLAB.
Прежде чем можно будет использовать FPGA в цикле (FIL) симуляция, необходимо загрузить пакет поддержки для платы. Смотрите Пакет поддержки плат FPGA Загрузки. В качестве альтернативы можно вручную создать пользовательские файлы определения платы для использования с симуляцией FIL. Смотрите Индивидуальную настройку Совета FPGA.
После того, как вы загрузите пакет поддержки плат, выберите рабочий процесс симуляции. Смотрите FPGA в Рабочих процессах Симуляции цикла. Чтобы учиться как моделирование FIL, смотрите FPGA в Симуляции цикла.
Приложения
| FPGA-in-the-Loop Wizard | Сгенерируйте FPGA в блоке (FIL) цикла или Системном объекте из существующих файлов HDL |
Объекты
hdlverifier.FILSimulation | Симуляция FIL с MATLAB |
Функции
programFPGA | Загрузите файл программирования на FPGA |
Блоки
| FIL Simulation | Симулируйте HDL-код на оборудовании FPGA от Simulink |
Темы
Обзор
FPGA в рабочих процессах симуляции цикла
Выберите между генерацией блока или Системы object™, и решите, использовать ли Мастер FIL или HDL Workflow Advisor.
FPGA в цикле (FIL) симуляция предусматривает возможность использовать программное обеспечение Simulink или MATLAB для тестирования проектов в действительном оборудовании для любого существующего HDL-кода.
Требования FIL и подготовка
Подготовьте DUT к генерации интерфейса FIL
Инструкции DUT для симуляции FIL блоков и Системных объектов.
Загрузите пакет поддержки плат FPGA
Пакеты поддержки плат FPGA содержат файлы определения для всех поддерживаемых плат для FPGA в цикле (FIL) симуляция, сбор данных или MATLAB ведущее устройство AXI.
Настройте программные инструменты проекта FPGA
Установите путь MATLAB на Xilinx®, Микрополу®, и Intel® программное обеспечение.
Ведомая настройка оборудования
Описывает шаги в автоматизированном процессе настройки пакета поддержки для конфигурирования оборудования для использования с FPGA в цикле.
Описывает шаги, необходимые, чтобы подготовить аппаратные и аппаратные инструменты для FIL.
Сгенерируйте интерфейс FIL от унаследованного кода
Блокируйте генерацию с мастером FIL
Сгенерируйте FPGA в блоке Loop из существующих исходных файлов HDL, затем включайте реализацию FPGA в симуляцию Simulink.
Генерация системного объекта с мастером FIL
Сгенерируйте FPGA в Системном объекте цикла от существующих исходных файлов HDL, затем включайте реализацию FPGA в симуляцию MATLAB.
Проверьте реализацию HDL ПИД-регулятора Используя FPGA в цикле
Этот пример показывает вам, как настроить FPGA в цикле (FIL) приложение с помощью HDL Verifier™.
Проверьте цифровой повышающий преобразователь Используя FPGA в цикле
Этот пример показывает вам, как проверить цифровой проект повышающего преобразователя, сгенерированный с Filter Design HDL Coder™ с помощью FPGA в симуляции цикла.
Сгенерируйте Системный объект FIL из кода MATLAB (требует лицензии HDL Coder),
Симуляция FIL с HDL Workflow Advisor для MATLAB
Сгенерируйте FPGA в Системном объекте цикла и испытательном стенде с помощью HDL Workflow Advisor.
Сгенерируйте Блок FIL из Модели Simulink (требует лицензии HDL Coder),
Сгенерируйте испытательный стенд и включите покрытие кода Используя HDL Workflow Advisor (HDL Coder)
Сгенерируйте испытательный стенд и покрытие кода для сгенерированного HDL-кода с помощью HDL Workflow Advisor.
Симуляция FIL с HDL Workflow Advisor для Simulink
Сгенерируйте FPGA в модели цикла использование HDL Workflow Advisor.
Поиск и устранение проблем
Поиск и устранение проблем FIL
Фиксирует для сообщений распространенной ошибки и проблем.
