Deep Learning HDL Toolbox™ поддерживает, несколько структурируют режим, позволяющий вам записать повторные изображения в память двойной скорости передачи данных (DDR) и считать назад несколько результатов одновременно. Чтобы улучшать производительность ваших развернутых нейронных сетей для глубокого обучения, используйте, несколько структурируют режим.
К входным изображениям формата, чтобы соответствовать нескольким структурируют формат входа DDR, вы должны иметь:
Начальный адрес входных данных для DDR
DDR возмещен для одного входного фрейма изображения
Эта информация автоматически сгенерирована compile метод. Для получения дополнительной информации о сгенерированных смещениях адреса DDR смотрите Использование Выход компилятора для Системной интеграции.
Можно также задать максимальное количество входных кадров как дополнительный аргумент в compile метод. Для получения дополнительной информации смотрите, Генерируют Смещения памяти DDR На основе Количества Входных кадров.
Эта диаграмма показы формат входной области DDR для нескольких входных изображений.
Получать результаты для повторного изображения вводит от области вывода DDR, вы должны иметь:
Начальный адрес области вывода DDR
Смещение DDR одного результата
Выходные результаты должны быть отформатированы как кратное FC размер элемента выхода. Информация и форматирование сгенерированы compile метод. Для получения дополнительной информации о сгенерированных смещениях адреса DDR см. Таблицу адресов Внешней памяти.
Эта диаграмма показы форматирование области вывода памяти DDR.
После того, как нейронная сеть для глубокого обучения была развернута, можно вручную включить режим системы координат нескольких путем записи количества кадров через порт конфигурации сети (NC). Чтобы вручную ввести несколько структурируют режим в MATLAB® командная строка входит:
dnnfpga.hwutils.writeSignal(1, dnnfpga.hwutils.numTo8Hex(addrMap('FrameCount')),15,hT);addrMap('FrameCount') возвращает адрес регистра AXI для FrameCount, 15 количество изображений, и hT представляет dlhdl.Target класс, который содержит определение платы и определение интерфейса платы. Для получения дополнительной информации об адресах регистра AXI, см. Карту Регистра Процессора Глубокого обучения.
dlhdl.Target | dlhdl.Workflow | compile