HDL Verifier™ позволяет вам протестировать и проверить Verilog® и VHDL® проекты для FPGAs, ASICs и SoCs. Можно проверить RTL по испытательным стендам, запускающимся в MATLAB® или Simulink® использование cosimulation с симулятором HDL. Эти те же испытательные стенды могут использоваться с FPGA и макетными платами SoC, чтобы проверить реализации HDL в оборудовании.
HDL Verifier обеспечивает инструменты для отладки и тестирования реализаций FPGA на Xilinx® и Intel® платы. Можно использовать MATLAB, чтобы записать в и читать из регистров с отображенной памятью для тестирования проектов на оборудовании. Можно вставить зонды в проекты и установить триггерные условия, чтобы загрузить внутренние сигналы в MATLAB для визуализации и анализа.
HDL Verifier генерирует модели верификации для использования в испытательных стендах RTL, включая испытательные стенды Универсальной методологии верификации (UVM). Эти модели запускаются исходно в средствах моделирования, которые поддерживают Интерфейс программирования на машинном языке (DPI) SystemVerilog.
Проверьте модуль HDL с испытательным стендом MATLAB
Настройте и запустите ModelSim® и сеанс испытательного стенда MATLAB.
Проверьте модуль HDL с местом размещения Simulink Test
Шаги для подготовки сеанса HDL Verifier, который использует Simulink, чтобы проверить простую модель VHDL.
Cosimulation Wizard для системного объекта MATLAB
Этот пример проводит вас по основным шагам для подготовки приложения HDL Verifier™ с помощью Cosimulation Wizard.
Проверьте проект фильтра приподнятого косинуса Используя Simulink
Предоставляет инструкцию в использовании Cosimulation Wizard, чтобы создать модель Simulink для cosimulation.
Начало работы с генератором TLM
В этом примере показано, как сконфигурировать модель Simulink®, чтобы сгенерировать компонент SystemC™/TLM с помощью цели tlmgenerator или для Simulink Coder™ или для Embedded Coder®.
Проверьте реализацию HDL ПИД-регулятора Используя FPGA в цикле
Этот пример показывает вам, как настроить FPGA в цикле (FIL) приложение с помощью HDL Verifier™.
Проверьте цифровой повышающий преобразователь Используя FPGA в цикле
Этот пример показывает вам, как проверить цифровой проект повышающего преобразователя, сгенерированный с Filter Design HDL Coder™ с помощью FPGA в симуляции цикла.
Выберите Test Bench for Generated HDL Code (HDL Coder)
Выберите сгенерированный испытательный стенд.
Сгенерируйте испытательный стенд и включите покрытие кода Используя HDL Workflow Advisor (HDL Coder)
Сгенерируйте испытательный стенд и покрытие кода для сгенерированного HDL-кода с помощью HDL Workflow Advisor.
Программное обеспечение HDL Verifier состоит из функций MATLAB, Система MATLAB object™, и библиотека блоков Simulink, все из которых устанавливают линии связи между симулятором HDL и MATLAB или Simulink.
HDL Verifier работает с Simulink или MATLAB и HDL Coder™ и поддерживаемой средой разработки FPGA, чтобы подготовить ваш автоматически сгенерированный HDL-код к реализации в FPGA.
HDL Verifier позволяет вам создать Модель уровня транзакций (TLM) SystemC, которая может быть выполнена в любой OSCI-совместимой среде TLM 2.0, включая коммерческую виртуальную платформу.
HDL Verifier работает с Simulink Coder™ или MATLAB Coder, чтобы экспортировать подсистему как сгенерированный код C в компоненте SystemVerilog с Интерфейсом программирования на машинном языке (DPI).
