После завершения вашего Simulink^® или MATLAB^® модель, экспортируйте свои тестовые компоненты в Универсальную методологию верификации (UVM) или среды SystemVerilog путем интеграции HDL Verifier™ с Simulink Coder™ или MATLAB Coder.

Сгенерируйте компонент Интерфейса программирования на машинном языке (DPI) SystemVerilog от функции или модели. Можно затем использовать компонент в качестве поведенческой модели в среде симуляции HDL. Для получения дополнительной информации смотрите Генерацию Компонента SystemVerilog DPI.

HDL Verifier использует технологию генерации DPI, чтобы создать тестовую среду UVM. Среда включает главный модуль UVM с поведенческим проектом под тестом (DUT) и испытательный стенд UVM. Можно заменить DUT на собственный HDL DUT или взять фрагменты испытательного стенда и использовать их в тестовой среде UVM. Для получения дополнительной информации см. Обзор Генерации Компонента UVM.