Поддерживаемые инструменты EDA и оборудование

Требования Cosimulation

Чтобы начать, смотрите Настроенную Связь MATLAB-HDL или Запустите симулятор HDL для Cosimulation в Simulink.

Кэденс Ксселиум Рекюрементс

MATLAB® и Simulink® поддержите Кэденс® инструменты верификации с помощью HDL Verifier™. Только 64-битная версия Острых® поддерживается для cosimulation. Используйте одну из этих рекомендуемых версий, которые были полностью протестированы против текущего релиза:

  • Xcelium™ 19.03

HDL Verifier совместно использовал библиотеки (liblfihdls*.so, liblfihdlc*.so) создаются с помощью gcc включенный в Острый Тактовый сигнал® распределение платформы средства моделирования. Прежде чем вы соедините свои собственные приложения в симулятор HDL, сначала попытайтесь создать против этого gcc. Дополнительную информацию см. в документации симулятора HDL о том, как создать и соединить ваши собственные приложения.

Mentor Graphics Questa и требования использования ModelSim

MATLAB и Simulink поддерживают Mentor Graphics® инструменты верификации с помощью HDL Verifier. Используйте одну из следующих рекомендуемых версий. Каждая версия была полностью протестирована против текущего релиза:

  • Questa® Базовые/Главные 2020.4

  • ModelSim® PE 2020.4

Примечание

HDL Verifier не поддерживает эти версии ModelSim:

  • ModelSim ME

  • ModelSim-Intel® Выпуск FPGA

  • ModelSim-Intel Starter Edition

  • Выпуск FPGA QuestaSim-Intel

  • QuestaSim-Intel Starter Edition

Требования верификации FPGA

Требования использования Xilinx

MATLAB и Simulink поддерживают Xilinx® Design Tool с помощью HDL Verifier. Используйте FPGA в инструментах (FIL) цикла с этими рекомендуемыми версиями:

  • Xilinx Vivado® 2020.1

  • Xilinx ISE 14.7

    Примечание

    Xilinx ISE требуется для плат FPGA в спартанце®- 6, Virtex®- 4, Virtex-5 и семейства Virtex-6.

Для инструкций по настройке инструмента смотрите Настроенные Программные инструменты Проекта FPGA.

Intel требования использования Куарта

MATLAB и Simulink поддерживают Design Tool Intel с помощью HDL Verifier. Используйте инструменты FIL с этими рекомендуемыми версиями:

  • Intel Куарт® Главные 18.1

  • Intel Куарт главный Pro 20.2 (поддерживаемый для циклона Intel® Только 10 GX)

  • Intel Quartus II 13.1 (поддерживается только семейство Cyclone III)

Для инструкций по настройке инструмента смотрите Настроенные Программные инструменты Проекта FPGA.

Микрополу требования использования

MATLAB и Микрополу поддержка Simulink® Design Tool с помощью HDL Verifier. Используйте инструменты FIL с этими рекомендуемыми версиями:

  • Микрополу либеро® SoC v12.0

Для инструкций по настройке инструмента смотрите Настроенные Программные инструменты Проекта FPGA.

Поддерживаемые подключения платы FPGA для симуляции FIL

Для поддержки платы смотрите Поддерживаемые Устройства FPGA для Верификации FPGA.

Дополнительные платы могут быть пользовательские добавленный с менеджером Совета FPGA. Смотрите Поддерживаемые Семейства Устройств FPGA для Индивидуальной настройки Совета.

Связь JTAG

ПоставщикНеобходимое оборудованиеНеобходимое программное обеспечение
Intel

Бластер USB I или Бластер USB II кабелей загрузки

  • Бластер USB I или II драйверов

  • Для Windows® операционные системы: исполнимая директория Куарта Прайма должна быть на системном пути.

  • Для Linux® операционные системы: версии ниже Куарта II 13.1 не поддерживаются. Куарт II 14.1 не поддерживается. Только 64-битный Куарт поддерживается. Директория библиотеки Куарта должна быть на LD_LIBRARY_PATH перед стартовым MATLAB. Предварительно ожидайте путь к библиотеке дистрибутива Linux перед библиотекой Куарта по LD_LIBRARY_PATH. Например, /lib/x86_64-linux-gnu:$QUARTUS_PATH.

Xilinx

Digilent® загрузите кабель.

  • Если ваша плата имеет встроенный модуль USB-JTAG Digilent, используйте USB-кабель.

  • Если ваша плата имеет стандартный контакт Xilinx 14 коннектор JTAG, используйте с HS2 или кабелем HS3 от Digilent.

  • Для операционных систем Windows: исполнимая директория Xilinx Vivado должна быть на системном пути.

  • Для операционных систем Linux: Digilent Adept2

Кабель USB-JTAG FTDI

  • Поддерживаемый для плат со встроенным FT4232H, FT232H или устройствами FT2232H, реализующими USB - к JTAG

Установите эти драйверы D2XX.

  • Для операционных систем Windows: 2.12.28 (64 бита)

  • Для операционных систем Linux: 1.4.22 (64 бита)

Для инструкции по установке см. Драйверы D2XX от веб-сайта Чипа FTDI.

МикрополуСвязь JTAG, не поддержанная

Примечание

Когда симуляция вашего FPGA проектирует через кабель Digilent JTAG с Simulink или MATLAB, вы не можете использовать программное обеспечение отладки, которое требует доступа к JTAG; например, Logic Analyzer Vivado.

Соединение Ethernet

Необходимое оборудованиеПоддерживаемые интерфейсы[a]Необходимое программное обеспечение

  • Гигабитная карта Ethernet

  • Перекрестный кабель Ethernet

  • Плата FPGA с поддерживаемым соединением Ethernet

  • Гигабитный Ethernet — GMII

  • Гигабитный Ethernet — RGMII

  • Гигабитный Ethernet — SGMII

  • Ethernet — MII

  • Ethernet — RMII

Нет никаких требований к программному обеспечению для соединения Ethernet, но не гарантируют, что брандмауэр на хосте - компьютере не предотвращает коммуникацию UDP.

[a] Пакет поддержки HDL Verifier для Микрополу Советов FPGA поддерживает только интерфейсы SGMII.

Примечание

  • RMII поддерживается с версиями Vivado, более старыми, чем 2 019,2.

  • Соединение Ethernet с Virtex-7 VC707, не поддержанным для версий Vivado, более старых, чем 2 013,4.

Поддерживаемые устройства FPGA для верификации FPGA

HDL Verifier поддерживает симуляцию FIL, сбор данных FPGA и MATLAB ведущее устройство AXI на устройствах, показанных в следующей таблице. Файлы определения платы для этих плат находятся в Пакете поддержки плат FPGA Загрузки. Можно добавить другие платы FPGA для использования с FIL, сбором данных FPGA и MATLAB ведущее устройство AXI с индивидуальной настройкой платы FPGA (Индивидуальная настройка Совета FPGA).

Семейство устройствСоветEthernetJTAGPCI ExpressКомментарии
FILСбор данных FPGAMATLAB ведущее устройство AXIFILСбор данных FPGAMATLAB ведущее устройство AXIFIL[a]Сбор данных FPGAMATLAB ведущее устройство AXI

Xilinx Artix®-7

Digilent Nexys™ 4 Artix-7

x  xxx    
Совет Диджилента Артиxxxxxx    

Xilinx Kintex®-7

Kintex-7 KC705xxxxxxx   

Xilinx Kintex UltraScale™

Оценочный комплект Kintex UltraScale FPGA KCU105

xxxxxx    

Xilinx Kintex UltraScale +™

Kintex UltraScale + оценочный комплект FPGA KCU116

 xxxxx  xДля получения дополнительной информации смотрите PCI Express MATLAB Ведущее устройство AXI (Пакет поддержки HDL Verifier для Советов FPGA Xilinx).

Спартанец Xilinx 6

Спартанские 6 SP605xxx       
Спартанские 6 SP601xxx       
Спартанец XUP Atlys 6xxx       

Спартанец Xilinx 7

Диджилент Арти S7-25   xxx    

Xilinx Virtex UltraScale

Оценочный комплект Virtex UltraScale FPGA VCU108

xxxxxx    

Xilinx Virtex UltraScale +

Virtex UltraScale + оценочный комплект FPGA VCU118

 xxxxxx   

Xilinx Virtex-7

Virtex-7 VC707xxxxxxx   
Virtex-7 VC709   xxxx   

Xilinx Virtex-6

Virtex-6 ML605xxx       

Xilinx Virtex-5

Virtex ML505xxx       
Virtex ML506xxx       
Virtex ML507xxx       
Virtex XUPV5–LX110Txxx       

Xilinx Virtex-4

Virtex ML401xxx      

Примечание

Поддержка семейства устройств Virtex-4 будет удалена в будущем релизе.

Virtex ML402xxx      
Virtex ML403xxx      

Xilinx Zynq®

Zynq-7000 ZC702

   xxx    
Zynq-7000 ZC706   xxxx    
ZedBoard™  xxxx   Используйте USB-порт, отмеченный "PROG" для программирования.

Макетная плата ZYBO™ Zynq-7000

   xxx    
Комплект разработчика PicoZed™ SDR   xxx    
MiniZed™    xx    

Xilinx Zynq UltraScale +

Zynq UltraScale + оценочный комплект MPSoC ZCU102

   xxx    

Zynq UltraScale + оценочный комплект MPSoC ZCU104

   xxx    

Zynq UltraScale + оценочный комплект MPSoC ZCU106

   xxx    

Zynq UltraScale + оценочный комплект RFSoC ZCU111

   xxx    

Zynq UltraScale + оценочный комплект RFSoC ZCU216

   xxx    

Intel Arria® II

Комплект разработчика FPGA Аррии II ГКСx  xxx    

Intel Arria V

Arria V комплектов разработчика SoC   xxx    
Arria V стартовых наборовx  xxx    

Intel Arria 10

Комплект разработчика Arria 10 SoCx  xxx   

Для соединения Ethernet используйте Куарта Прайма 16.1 или более новый.

Arria 10 GXx  xxxx x

Для соединения Ethernet используйте Куарта Прайма 16.1 или более новый.

Куарту Прайму 18.0 не рекомендуют для Arria 10 GX по PCI Express®.

IV циклона Intel

IV циклона комплект разработчика FPGA GXx  xxx   
Разработка DE2-115 и образовательный Советx  xxx   Altera® Макетная плата DE2-115 FPGA имеет два порта Ethernet. FIL использует только порт Ethernet 0. Убедитесь, что вы соединяете свой хост - компьютер с портом Ethernet 0 на плате через кабель Ethernet.
BeMicro SDKx  xxx    

Циклон Intel III

Циклон III стартовых наборов FPGA   xxx   

Циклон Altera III плат поддерживается с Куартом II 13.1

Примечание

Поддержка Циклона III семейств устройств будет удалена в будущем релизе.

Циклон III комплектов разработчика FPGAx  xxx   
Altera Nios II встроенных оценочных комплектов, циклон III выпусковx  xxx   

Циклон Intel V

Циклон V комплектов разработчика FPGA GXx  xxx    
Циклон V комплектов разработчика SoC    xxx    
Циклон V комплектов разработчика GTx  xxxx   
Набор Terasic атласа-SoC / Набор DE0-нано SoC   xxx    
Стрелка® Комплект разработчика SoCKit   xxx    

Циклон Intel 10 LP

Циклон Altera 10 оценочных комплектов LP

   xxx    

Циклон Intel 10 GX

Циклон Altera 10 оценочных комплектов FPGA GX

   xxx   

Должен использоваться с Куартом Праймом Про.

Intel MAX® 10

Стрела MAX 10 DECA

x xxxx    

Intel Stratix® IV

Комплект разработчика FPGA Стрэтикса IV ГКСx  xxx    

Intel Stratix V

Комплект разработчика DSP, Stratix V выпусков
x  xxxx   

Микрополу SmartFusion®2

Микрополу набор перспективной разработки FPGA SmartFusion2 SoC

x        Смотрите устанавливающий микрополу набор перспективной разработки FPGA SmartFusion2 SoC (пакет поддержки HDL Verifier для микрополу Советов FPGA).

Микрополу Polarfire®

Микрополу оценочный комплект Polarfire

x        Смотрите устанавливающий микрополу оценочный комплект Polarfire (пакет поддержки HDL Verifier для микрополу Советов FPGA).

Микрополу RTG4®

RTG4-DEV-KIT

x         

[a] FIL по связи PCI Express поддерживается только для 64-битных операционных систем Windows.

Ограничения

  • Для макетных плат FPGA, которые имеют больше чем одно устройство FPGA, только одно такое устройство может использоваться с FIL.

Пакеты поддержки плат FPGA.  Пакеты поддержки плат FPGA содержат файлы определения для всех поддерживаемых плат. Можно загрузить один или несколько специфичных для поставщика пакетов. Чтобы использовать FIL, загрузите по крайней мере один из этих пакетов или настройте ваш собственный файл определения платы. Смотрите Создают Пользовательское Определение Совета FPGA.

Чтобы видеть список пакетов поддержки HDL Verifier, посетите HDL Verifier Поддерживаемые аппаратные средства. Загружать пакет поддержки плат FPGA:

  • На вкладке MATLAB Home, в разделе Environment, нажимают Add-Ons> Get Hardware Support Packages.

Поддерживаемые семейства устройств FPGA для индивидуальной настройки Совета

HDL Verifier поддерживает следующие семейства устройств FPGA для индивидуальной настройки платы; то есть, когда вы создаете свой собственный файл определения платы. Смотрите Индивидуальную настройку Совета FPGA. PCI Express не является поддерживаемой связью для индивидуальной настройки платы.

Примечание

Пакет поддержки HDL Verifier для Микрополу Советов FPGA не поддерживает индивидуальную настройку платы.

Семейство устройствОграничения
Xilinx Artix 7 
Kintex 7 

Kintex UltraScale

 

Kintex UltraScale +

 
Спартанские 6

Ethernet PHY RGMII не поддерживается.

Спартанские 7 
Virtex 4

Примечание

Поддержка семейства устройств Virtex-4 будет удалена в будущем релизе.

Virtex 5 
Virtex 6 
Virtex 7

Ethernet поддержек PHY SGMII только.

Virtex UltraScale

 

Virtex UltraScale +

 
Zynq 7000 

Zynq UltraScale +

 
Intel Arria II 
Аррия V 
Arria 10  
Циклон III

Примечание

Поддержка Циклона III семейств устройств будет удалена в будущем релизе.

IV циклона 
Циклон V 
Циклон 10 LP 
Циклон 10 GX 
MAX 10  
IV Stratix 
Стрэтикс V 

UVM и требования генерации компонента DPI

Генерация компонента UVM и DPI поддерживает те же версии Острого Тактового сигнала и Mentor Graphics Questa и ModelSim что касается cosimulation. Можно сгенерировать компонент DPI для использования или с 64-битным или с 32-битным Острый.

Кроме того, генерация Компонента UVM и DPI также поддерживает:

  • Synopsys® VCS® MX O-2018.09 SP2

Примечание

Когда вы запускаете компонент DPI в ModelSim 10.5b на Debian® 8.3, можно столкнуться с ошибкой несовместимости библиотеки:

** Warning: ** Warning: (vsim-7032) The 64-bit glibc RPM 
does not appear to be installed on this machine.  Calls to gcc may fail.
** Fatal: ** Error: (vsim-3827) Could not compile 'STUB_SYMS_OF_fooour.so':
Чтобы избежать этой проблемы, на панели Code Generation в Параметрах конфигурации, пробуют эти опции:

  • Установите Build configuration на Faster Runs.

  • Или, установите Build configuration на Specify и задайте флаг -O3 компилятора.

Генерация UVM также требует Ссылочной Реализации UVM, доступной для скачивания от стандартного веб-сайта UVM. Эта функция тестируется с поставленной версией значения по умолчанию на каждое поддерживаемое средство моделирования.

Требования генерации TLM

С текущим релизом TLMG включает поддержку:

  • Компиляторы:

    • Visual Studio®: VS2008, VS2010, VS2012, VS2013, VS2015 и VS2017

    • Windows 7.1 SDK

    • gcc 6.3

  • SystemC:

    • SystemC 2.3.1 (включенный TLM)

      Можно загрузить библиотеки SystemC и TLM в https://accellera.org. Консультируйтесь с Системным веб-сайтом Инициативы Accellera для получения информации о том, как создать эти библиотеки после загрузки.

  • Система C моделирование библиотеки (SCML):

Поиск и устранение проблем

При выполнении примеров продукта HDL Verifier на машине Windows могут быть ошибки, вызванные пределом пути к Windows 260 символов. Иногда условие может быть отловлено, и можно получить ошибку, такую как следующее:

Build failed because the build file name(s) exceed the Windows limit of 260 characters. Build from a working directory with a shorter path, to allow build files to be created with shorter filenames.

Часто, однако, длинный путь создается во время выполнения сторонних инструментов, таких как Вивадо или Куарт, и получившаяся ошибка от тех инструментов, будет казаться, будет не связана. Некоторые примеры для таких ошибок:

  • ERROR: [Common 17-680] Path length exceeds 260-Byte maximum allowed by Windows: 
c:\Users\user\OneDrive - MathWorks\Documents\MATLAB\Examples\R2021b\xilinxfpgaboards\
ZynqEthernet\ethernetaximasterzynq.srcs\sources_1\bd\design_1\ip\design_1_mig_7series_0_0\
_tmp\/design_1_mig_7series_0_0/example_design/rtl/traffic_gen/mig_7series_v4_2_axi4_tg.v 
Please consider using the OS subst command to shorten the path length by mapping part 
of the path to a virtual drive letter. See Answer Record AR52787 for 
more information. 
Resolution: In Windows 7 or later, the mklink command can also be used to create a 
symbolic link and shorten the path. 

  • WARNING: [Vivado 12-8222] Failed run(s) : 'clk_wiz_0_synth_1', 'simcycle_fifo_synth_1'
wait_on_run: Time (s): cpu = 00:00:00 ; elapsed = 00:02:16 . 
Memory (MB): peak = 1636.988 ; gain = 0.000
# if {[get_property PROGRESS [get_runs synth_1]] != "100%"} {  
#   error "ERROR: Synthesis failed"


  • Error (12006): Node instance "ident" instantiates undefined entity 
"alt_sld_fab_altera_connection_identification_hub_171_gdd6b5i"
Ensure that required library paths are specified correctly, 
define the specified entity, or change the instantiation.
If this entity represents Intel FPGA or third-party IP,
generate the synthesis files for the IP.

Длинный путь может подозреваться, когда корневая папка для выполнения примера уже довольно длинна, такова как более чем 100 символов.

И в обнаруженных и в необнаруженных длинных сценариях пути, чтобы избежать ошибок, использования одного из этих методов:

  • Сопоставьте директорию в качестве примера с более коротким псевдонимом диска буквы. Например, следующее устранит 122 символа из пути, позволяя намного больше высоты для 260 символьных пределов.

    cmd> subst W: “C:\Users\janedoe\OneDrive - Personal\Documents\MATLAB\Examples\R2021b\hdlverifier\GettingStartedWithSimulinkHDLCosimExample”

  • После открытия примера скопируйте директорию в качестве примера в директорию с кратким названием (таким как /tmp).

Документация HDL Verifier

Поддержка

Для просмотра документации необходимо авторизоваться на сайте