Exponenta Banner
exponenta event banner

FIL Simulation

Симулируйте HDL-код на оборудовании FPGA от Simulink

расширьте все на странице
  • Библиотека:

  • Сгенерированный

  • FIL Simulation block

Описание

Сгенерированный FPGA в цикле (FIL) блок симуляции является коммуникационным интерфейсом между FPGA и вашим Simulink® модель. Это интегрирует оборудование в цикл симуляции и позволяет ему участвовать в симуляции как любой другой блок.

Можно сгенерировать блок FIL Simulation из существующего HDL-кода с помощью FPGA-in-the-Loop Wizard, или, сгенерировать HDL-код и сопроводительный блок FIL Simulation с помощью HDL Workflow Advisor. Генерация HDL-кода требует лицензии HDL Coder™.

Для рабочего процесса генерации и симуляции смотрите Генерацию Блока с Мастером FIL. Если вы сталкиваетесь с какими-либо проблемами во время симуляции FIL, отошлите к Поиску и устранению проблем FIL для справки в диагностировании проблемы.

Можно использовать блок FIL Simulation в моделях, запускающихся в Нормальном, Акселераторе или Быстрых режимах симуляции Акселератора. Параметры FIL Simulation не являются настраиваемыми ни в одном из режимов симуляции. Для получения дополнительной информации об этих режимах, смотрите Как Ускоряющая работа Режимов (Simulink).

Порты

Порты блока соответствуют интерфейсу вашего проекта HDL, работающего на вашем FPGA. Можно сконфигурировать типы данных сигналов, что блок FIL Simulation возвращается к Simulink.

Входной параметр

развернуть все

Порты на блоке соответствуют портам на вашем проекте HDL. Можно сконфигурировать Sample time и Data type

Типы данных: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | Fixed-point

Вывод

развернуть все

Порты на блоке соответствуют портам на вашем проекте HDL. Можно сконфигурировать Sample time и Data type

Типы данных: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | Fixed-point

Параметры

развернуть все

Параметры, отображенные в разделе Hardware Information, отражают ваши выборы, когда вы сгенерировали блок FIL Simulation из подсистемы. Эти параметры являются информационными только.

  • Connection: или Ethernet или PCI Express®. Некоторые платы могут использовать только один тип подключения или другой; с другими платами у вас может быть опция использования любой связи. Вы конфигурируете MAC address и IP address платы, когда вы генерируете блок.

  • Board: делать и модель платы FPGA. Для поддерживаемых плат смотрите Поддерживаемые Устройства FPGA для Верификации FPGA.

  • FPGA part: идентификационный номер Чипа.

  • FPGA project file: местоположение файла проекта FPGA сгенерировано для вашего проекта.

Чтобы загрузить сгенерированный файл программирования FPGA на FPGA, установите параметры в FPGA Programming File. Этот шаг требуется, прежде чем можно будет запустить симуляцию FIL. Смотрите, что Загрузка Программирует Файл на FPGA.

Чтобы сконфигурировать параметры скорости передачи данных, установите опции в группе Runtime Options.

На панели Signal Attributes можно сконфигурировать Sample time и Data type для каждого выходного порта. Направление и битная ширина сигналов, и шаг расчета и тип данных входных портов, являются информационными только.

Файл программирования FPGA

Местоположение файла программирования FPGA сгенерировано для вашего проекта. Чтобы загрузить этот проект к FPGA для симуляции, нажмите Load.

Опции во время выполнения

Отношение тактовой частоты FPGA к тактовой частоте Simulink. Выборки часов FPGA вводят к FPGA это много раз в течение каждого такта Simulink.

Выходные сигналы возвращены как Output frame size-by-1 вектор-столбцы. Увеличение формата кадра может ускорить вашу симуляцию путем сокращения коммуникационного времени между Simulink и платой FPGA.

Отметьте эти ограничения на формат кадра:

  • Размер входного кадра должен быть целочисленным кратным выходной формат кадра.

  • Выходной формат кадра должен быть меньше размера входного кадра.

  • Размер входного кадра и выходной формат кадра не могут варьироваться в процессе моделирования.

Атрибуты сигнала

Явным образом установите шаги расчета для выходных сигналов или используйте Inherit: Inherit via internal rule. Внутреннее правило состоит в том, чтобы установить выходные шаги расчета на входной базовый шаг расчета, разделенный на масштабный коэффициент.

Как Simulink интерпретирует биты в выходном сигнале FPGA. Можно явным образом установить типы выходных данных, использовать немасштабированный и тип без знака по умолчанию или задать Inherit: auto наследовать тип данных от контекста.

Примеры модели

Verify HDL Implementation of PID Controller Using FPGA-in-the-Loop

Проверьте реализацию HDL ПИД-регулятора Используя FPGA в цикле

Настройте FPGA в цикле (FIL) приложение с помощью HDL Verifier™. Приложение использует Simulink® и макетную плату FPGA, чтобы проверить реализацию HDL контроллера пропорциональной интегральной производной (PID). В этом примере Simulink генерирует желаемое положение двигателя и симулирует двигатель, которым управляет этот ПИД-регулятор.

Смотрите также

Темы

Представленный в R2012b

Документация HDL Verifier

Поддержка