Используйте функцию сбора данных FPGA, чтобы наблюдать сигналы из вашего проекта, в то время как проект работает на FPGA. Эта функция получает окно данных сигнала от FPGA и возвращает данные в MATLAB® или Simulink® по интерфейсу JTAG или Ethernet.
Примечание
Поддержка сбора данных FPGA связей JTAG доступна для Intel® и Xilinx® Платы FPGA. Поддержка соединений Ethernet доступна для плат FPGA Xilinx только.
Чтобы использовать эту функцию, необходимо загрузить пакет аппаратной поддержки для платы FPGA. Смотрите Пакет поддержки плат FPGA Загрузки.
Можно принять решение между двумя рабочими процессами собрать данные от платы FPGA и возвратить его в MATLAB или Simulink.
Первый рабочий процесс — Если вы генерируете IP HDL с HDL Coder™, используйте инструмент HDL Workflow Advisor, чтобы сгенерировать IP сбора данных и интегрировать его в ваш проект FPGA.
Второй рабочий процесс — Если у вас есть существующий проект HDL, используйте инструменты HDL Verifier™, чтобы сгенерировать IP сбора данных. Затем вручную интегрируйте сгенерированный IP в свой проект FPGA.
Чтобы собрать данные по интерфейсу JTAG, можно следовать за любым из этих рабочих процессов. Чтобы собрать данные по интерфейсу Ethernet, необходимо следовать за вторым рабочим процессом.
Чтобы получить сигналы из вашего проекта, HDL Verifier генерирует ядро IP, которое связывается с MATLAB. Используйте рабочий процесс HDL Coder, чтобы автоматически интегрировать ядро IP сбора данных в вашем проекте. В противном случае вручную интегрируйте это ядро IP в свой проект HDL и разверните его в FPGA наряду с остальной частью вашего проекта. Затем используйте один из этих методов, чтобы собрать данные.
Для того, чтобы собрать данные к MATLAB – HDL Verifier генерирует индивидуально настраиваемое приложение, которое возвращает данные о записанном сигнале. В качестве альтернативы можно использовать сгенерированную Систему object™, чтобы собрать данные программно.
Для того, чтобы собрать данные к Simulink – HDL Verifier генерирует блок, который имеет выходные порты, соответствующие сигналам, которые вы получили.
В обоих случаях можно задать типы данных для собранных данных, количества окон, чтобы получить, и инициировать условия, которые управляют, когда данные производятся.
Когда проект работает на FPGA, сначала сгенерированное ядро IP ожидает триггерного условия, которое вы задаете. Задайте триггерное условие путем определения значений, соответствующих на одном или нескольких сигналах. Когда триггер обнаруживается, логика получает обозначенные сигналы к буферу и возвращает данные по интерфейсу JTAG или Ethernet к хост-машине. Можно затем анализировать и отобразить эти сигналы в модели рабочее пространство MATLAB или Simulink.
Когда вы используете инструмент HDL Workflow Advisor, чтобы сгенерировать ваш проект HDL, сначала отметить желаемые сигналы, как Конфигурируют Сигналы как Тестовые точки (Simulink) в Simulink. Сконфигурируйте свой проект с помощью инструмента HDL Workflow Advisor для:
Включите генерацию тестовой точки путем выбирания опции Enable HDL DUT port generation for test points на шаге Set Target Interface. Для получения дополнительной информации смотрите Целевой Интерфейс Набора (HDL Coder).
Соедините сигналы тестовой точки с интерфейсом FPGA Data Capture - JTAG на шаге Set Target Interface.
Настройте buffer size и максимальную глубину последовательности для сбора данных на шаге Generate RTL Code and IP Core. Для получения дополнительной информации смотрите, Генерируют Код RTL и Ядро IP (HDL Coder).
Затем выполните остающиеся шаги, чтобы сгенерировать HDL для вашего проекта и программировать FPGA. Ядро IP сбора данных интегрировано в сгенерированный проект FPGA. Можно теперь Собрать Данные от FPGA.
Для примера использования сбора данных с HDL Workflow Advisor смотрите, что Ядро IP Отладки Использует Сбор данных FPGA (HDL Coder).
Прежде, чем собрать данные о FPGA, необходимо сначала задать который сигналы получить и сколько выборок данных, чтобы возвратиться. При использовании существующего проекта HDL используйте инструмент FPGA Data Capture Component Generator, чтобы сконфигурировать настройки и сгенерировать ядро IP сбора данных. Ядро IP содержит:
Порт для каждого сигнала вы хотите получить или использовать в качестве части триггерного условия
Память, чтобы получить количество отсчетов вы запросили для каждого сигнала
Логика интерфейса JTAG или Ethernet, чтобы связаться с MATLAB
Инициируйте логику, которая может быть сконфигурирована во время выполнения
Инструмент FPGA Data Capture Component Generator также генерирует индивидуально настраиваемый инструмент FPGA Data Capture, Системный объект и модель, которые связываются с FPGA.
Для MATLAB, чтобы связаться с FPGA, необходимо интегрировать сгенерированное ядро IP HDL в проект FPGA. Если вы использовали инструмент HDL Workflow Advisor, чтобы сгенерировать ваш IP сбора данных, этот шаг автоматизирован. В этом случае IP сбора данных работает с одно-тактовым уровнем, который является первичными часами вашего проекта под тестом (DUT). Если вы не использовали инструмент HDL Workflow Advisor, следуйте этим инструкциям в отчете генерации.
Создайте проект FPGA.
Перейдите к hdlsrc папка.
Выполните один из этих шагов на основе вашего типа подключения.
JTAG — Добавьте сгенерированные файлы HDL в hdlsrc папка в ваш проект FPGA. Затем инстанцируйте ядра IP HDL, datacapture, в вашем HDL-коде. Соедините datacapture к сигналам вы запросили для получения и триггеров.
Ethernet — запускает insertEthernet.tcl скрипт в Vivado® Консоль Tcl путем ввода source ./insertEthernet.tcl команда.
Скомпилируйте проект и программируйте FPGA с новым изображением через кабель JTAG. Можно теперь Собрать Данные от FPGA.
Ядро IP сбора данных FPGA связывается по JTAG или кабелю Ethernet между вашей платой FPGA и хостом - компьютером. Убедитесь, что необходимый кабель соединяется. Прежде, чем собрать данные, можно установить типы данных для собранных данных и установить триггерные условия, которые задают, когда собрать данные. Чтобы сконфигурировать эти опции и собрать данные, вы можете:
Откройте инструмент FPGA Data Capture. Установите триггер и параметры типа данных, и затем соберите данные в рабочее пространство MATLAB.
Используйте сгенерированный Системный объект, выведенный из hdlverifier.FPGADataReader. Установите типы данных и инициируйте условие с помощью методов и свойств Системного объекта, и затем вызовите объект собрать данные.
В Simulink, открытом сгенерированная модель, и, конфигурируют параметры блока FPGA Data Reader. Затем запустите модель, чтобы собрать данные.
После того, как вы соберете данные в модель рабочее пространство MATLAB или Simulink, можно анализировать, проверить и отобразить данные.
