Detect Rise Positive

Обнаружьте возрастающее ребро, когда значение сигналов увеличивается до строго положительного значения, и его предыдущее значение было неположительно

расширьте все на странице

Библиотека:
Simulink / Логика и Битовые операции

Описание

Блок Detect Rise Positive обнаруживает возрастающее ребро путем определения, строго положителен ли вход, и его предыдущее значение было неположительно.

Выход верен (равный 1) когда входной сигнал больше нуля, и предыдущее значение было меньше чем или равно нулю.
Выход является ложным (равный 0) когда вход отрицателен или нуль, или если вход положителен, предыдущее значение было также положительно.

Этот блок поддерживает только дискретные шаги расчета.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Входной сигнал в виде скаляра, вектора или матрицы.

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

Выходной сигнал, который обнаруживает возрастающее ребро каждый раз, когда вход строго положителен, и его предыдущее значение, был неположителен. Выход может быть скаляром, вектором или матрицей.

Выход верен (равный 1) когда входной сигнал больше нуля, и предыдущее значение было меньше чем или равно нулю.
Выход является ложным (равный 0) когда вход отрицателен или нуль, или если вход положителен, предыдущее значение было также положительно.

Типы данных: uint8 | Boolean

Параметры

развернуть все

`Initial condition` — Начальное условие Булевого выражения `U/z > 0`
0 (значение по умолчанию) | скаляр | вектор | матрица

Установите начальное условие Булевого выражения U/z > 0.

Программируемое использование

Параметры блоков: vinit

Ввод: символьный вектор

Значения: скаляр | вектор | матрица

Значение по умолчанию: '0'

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

Задайте, выполняет ли блок выборку - или основанная на системе координат обработка:

Columns as channels (frame based) — Обработайте каждый столбец входа как отдельный канал (основанная на системе координат обработка).
Примечание
Основанная на системе координат обработка требует лицензии DSP System Toolbox™.
Для получения дополнительной информации смотрите Выборку - и Основанные на системе координат Концепции (DSP System Toolbox).
Elements as channels (sample based) — Обработайте каждый элемент входа как отдельный канал (основанная на выборке обработка).

Используйте Input processing, чтобы задать, выполняет ли блок выборку - или основанная на системе координат обработка. Для получения дополнительной информации об этих двух режимах обработки, смотрите Выборку - и Основанные на системе координат Концепции (DSP System Toolbox).

Программируемое использование

Параметры блоков: InputProcessing

Ввод: символьный вектор

Значения: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

Значение по умолчанию: 'Elements as channels (sample based)'

`Output data type` — Тип выходных данных
`boolean` (значение по умолчанию) | `uint8`

Задайте тип выходных данных как boolean или uint8.

Программируемое использование

Параметры блоков: OutDataTypeStr

Ввод: символьный вектор

Значения: 'boolean' | 'uint8'

Значение по умолчанию: 'boolean'

Примеры модели

Обнаружьте возрастающее ребро сигналов

Обнаружьте возрастающее ребро сигнала с помощью Обнаружить Неотрицательного Повышения и Обнаружьте Повышение Положительные блоки.

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Сгенерированный код использует memcpy или memset функции (string.h) при определенных обстоятельствах.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Представлено до R2006a

Документация

Detect Rise Positive

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Вывод

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

Параметры

`Initial condition` — Начальное условие Булевого выражения `U/z > 0`
0 (значение по умолчанию) | скаляр | вектор | матрица

Программируемое использование

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

Программируемое использование

`Output data type` — Тип выходных данных
`boolean` (значение по умолчанию) | `uint8`

Программируемое использование

Примеры модели

Обнаружьте возрастающее ребро сигналов

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

Документация

Detect Rise Positive

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор | матрица

Вывод

Port_1 — Выходной сигнал скаляр | вектор | матрица

Параметры

Initial condition — Начальное условие Булевого выражения U/z > 00 (значение по умолчанию) | скаляр | вектор | матрица

Программируемое использование

Input processing — Задайте выборку - или основанная на системе координат обработка Elements as channels (sample based) (значение по умолчанию) | Columns as channels (frame based)

Программируемое использование

Output data type — Тип выходных данных boolean (значение по умолчанию) | uint8

Программируемое использование

Примеры модели

Обнаружьте возрастающее ребро сигналов

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор | матрица

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

`Initial condition` — Начальное условие Булевого выражения `U/z > 0`
0 (значение по умолчанию) | скаляр | вектор | матрица

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

`Output data type` — Тип выходных данных
`boolean` (значение по умолчанию) | `uint8`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.