IP Core Register Read

Регистр модели пишет с программного обеспечения на оборудование

Библиотека:
SoC Blockset / Память

Описание

Блок IP Core Register Read моделирует операцию записи от процессора до аппаратной логики. Блок получает данные, отправленные с блоком Register Write из процессора. Можно задать смещение регистра в инструменте Memory Mapper.

Порты

Вывод

развернуть все

`data` — Вывод данных
вектор

Это выходы порта вектор данных, полученный от процессора, запускающегося при смещении, обращается от базового адреса ядра IP. Установите адрес смещения в инструменте Memory Mapper.

Параметры

развернуть все

`Register name` — Имя регистра
`RegA` (значение по умолчанию) | вектор символов

Совпадайте с этим именем к параметру Register name, заданному в блоке Register Write.

Пример: AddressReg1

`Output data type` — Тип данных выходных данных
`uint16` (значение по умолчанию) | `single` | `int8` | `uint8` | `int16` | `int32` | `uint32` | `boolean` | `fixed point data type`

Выберите тип данных для выходных данных. Это значение должно совпадать со значением, выбранным для блока Register Write.

`Output vector size` — Размер вектора выходных данных
1 (значение по умолчанию) | положительное целое число

Задайте размер вектора выходных данных как положительное целое число. Это значение должно совпадать со значением, выбранным для блока Register Write.

`Sample time` — Интервал симуляции выборки
-1 (значение по умолчанию) | неотрицательный скаляр

Задайте интервал дискретного времени, в секундах, в который блок выходные данные. Если этим значением является -1 (значение по умолчанию), шаг расчета наследован от модели.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполниться на устройстве SoC, используют инструмент SoC Builder. Смотрите Генерируют Проект SoC.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Введенный в R2020a

Документация SoC Blockset

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация

IP Core Register Read

Описание

Порты

Вывод

data — Вывод данных вектор

Параметры

Register name — Имя регистра RegA (значение по умолчанию) | вектор символов

Output data type — Тип данных выходных данных uint16 (значение по умолчанию) | single | int8 | uint8 | int16 | int32 | uint32 | boolean | fixed point data type

Output vector size — Размер вектора выходных данных1 (значение по умолчанию) | положительное целое число

Sample time — Интервал симуляции выборки-1 (значение по умолчанию) | неотрицательный скаляр