NR LDPC Decoder
Декодируйте код LDPC с помощью разделенного на уровни распространения веры с суммой min или нормированным алгоритмом аппроксимации суммы min
- Библиотека:
Wireless HDL Toolbox / Выявление ошибок и Коррекция
Описание
Блок NR LPDC Decoder реализует декодер имеющей малую плотность проверки четности (LDPC) с благоприятными для оборудования управляющими сигналами. Блок принимает проколотые значения отношения логарифмической правдоподобности (LLR), поток управляющих сигналов, основного номера графика и подъема размеров. Блок выходные параметры декодировал биты, поток управляющих сигналов, снимая размеры и сигнал, который указывает, когда блок готов принять новые входные параметры.
Этот блок предоставляет возможность реализовывать разделенное на уровни распространение веры или с нормированным алгоритмом аппроксимации суммы min или с алгоритмом аппроксимации суммы min. Эта реализация соответствия та из функции nrLDPCDecode (5G Toolbox). Можно использовать этот блок для кодирования канала нисходящего канала, и восходящий канал совместно использовал каналы и канал разбивки на страницы согласно TS 38.212 [1] стандарта нового радио (NR) 5G.
Блок NR LDPC Decoder поддерживает скалярные и входные параметры вектор-столбца с 64 элементами. Блок поддерживает раннюю функцию завершения, чтобы помочь улучшать производительность декодирования и более быструю быстроту сходимости при высоких условиях шумового отношения сигнала (SNR). Блок позволяет декодировать нескольких скоростей кода, чтобы помочь достигнуть высокого КПД пропускной способности с высокой степенью гибкости скорости кода. Блок обеспечивает архитектуру, подходящую для аппаратного развертывания и генерации HDL-кода. Для получения дополнительной информации см. Алгоритмы.
Порты
Входной параметр
Вывод
Параметры
Примеры модели
Больше о
Несколько скоростей кода
Коды NR LDPC могут поддержать гибкие скорости кода на основе расширения матрицы проверки четности (PCM), чтобы достигнуть высокой пропускной способности и удовлетворить низкие требования задержки. Блок поддерживает несколько скоростей кода путем варьирования количества строк матрицы проверки четности.
Для кодов LDPC основная матрица проверки четности (H b) является продуктом количества строк (m b) и количества столбцов (n b) матрицы. Выход (K) блока вычисляется как k b x Z, где Z является фактором расширения или подъемом размера, который может быть в диапазоне от 2 до 384, и kb равен 22 для значения bgn 0 и 10 для значения bgn 1 как задано в стандарте [1].
Входной размер (N) вычисляется как, n b x Z, где n b равен m b + k b.
Этот рисунок показывает матрицу проверки четности, отмеченную конкретным количеством строк и столбцов, которые можно использовать, чтобы вычислить скорости кода блока. Скорость кода R вычисляется как, k b / (k b – 2 + m b) для заданного значения bgn . В этом рисунке значения n b1, n b2 и n b3 указывают на количество столбцов для заданного значения bgn и значений m b1, m b2, и m b3 указывает на количество строк для заданного значения bgn.
Алгоритмы
Этот рисунок показывает блок-схему архитектуры блока NR LDPC Decoder. Блок Controller управляет слоем и количеством итерации процесса декодирования. Блок RAM Узла переменной хранит сообщения узла переменной (VN), и блок RAM узла Проверки хранит сообщения узла проверки (CN). Блок Functional Unit вычисляет сообщения узла переменной (VN) и сообщения узла проверки (CN) на основе многоуровневого распространения веры и или нормированный алгоритм аппроксимации суммы min или алгоритм аппроксимации суммы min. Блок состояния Завершения/Проверки четности вычисляет проверки четности и обеспечивает состояние проверки четности после каждой итерации. Для получения дополнительной информации о декодировании алгоритмов, см. Алгоритм (5G Toolbox).
Реализация блока совпадает с эффективностью функции nrLDPCDecode (5G Toolbox).
Этот график показывает эффективность блока для 4-битного входа LLR, когда вы устанавливаете параметр Algorithm на Min-sum.
Этот график показывает эффективность блока для 4-битного входа LLR, когда вы устанавливаете параметр Algorithm на Normalized min-sum .
Этот график показывает среднее количество проделанных итераций, чтобы декодировать данные на EbNo для 4-битного входа LLR, когда вы устанавливаете параметр Algorithm на Min-sum и параметр Decoding termination criteria к Early.
Задержка
Задержка блока варьируется на основе значений bgn, liftingSize, и входных портов numRows и количества итераций. Поскольку задержка варьируется, используйте выходной порт управляющего сигнала nextFrame, чтобы определить, когда блок готов к новому входному кадру.
Задержка блока равна r x (t + (m x 8) x ceil(liftingSize/64) + t + m x (7 – ceil(liftingSize/64))) + (n x liftingSize) + 18. В этом вычислении r является количеством итераций, n является количеством столбцов в матрице проверки четности, t является дважды общим количеством не –1 элемент в матрице проверки четности, m является количеством строк в матрице проверки четности, и d является задержками трубопровода. Когда вы выбираете параметр Enable multiple code rates, d равняется 26. В противном случае d равняется 18.
Этот рисунок показывает демонстрационный выход блока NR LDPC Decoder с задержкой. В этом случае bgn и значения входного порта liftingSize установлены в 0 и 128, соответственно, и параметр Number of iterations устанавливается на 8. Задержка блока является 31 362 тактами.
Для векторных входных параметров задержка блока равна r x (t + (m x 9)) + n x (ceil(liftingSize/64)) + d. В этом вычислении r является количеством итераций, n является количеством столбцов в матрице проверки четности, t является дважды общим количеством не-1 элемент в матрице проверки четности, m является количеством строк в матрице проверки четности, и d является задержками трубопровода. Когда вы выбираете параметр Enable multiple code rates, d равняется 26. В противном случае d равняется 18.
Этот рисунок показывает демонстрационный выход блока NR LDPC Decoder с задержкой. В этом случае bgn и значения входного порта liftingSize установлены в 0 и 384, соответственно, и параметр Number of iterations устанавливается на 8. Задержка блока является 8 782 тактами.
Этот рисунок показывает демонстрационный выход блока NR LDPC Decoder с задержкой. В этом случае bgn, liftingSize и значения входного порта numRows установлены в 0, 384, и 4, соответственно, и параметр Number of iterations устанавливается на 8. Задержка блока является 1 674 тактами.
Пропускная способность
Пропускная способность блока вычисляется как (cwLen / latency) x f максимум. В этом вычислении:
cwLen является длиной кодовой комбинации, которая равна k b x Z, где k b является
22для значения bgn0и10для значения bgn1.latency является задержкой блока для заданной настройки
fmax является максимальной рабочей частотой
Для получения дополнительной информации о вычислении задержки, смотрите Задержку. Для получения дополнительной информации о максимальной рабочей частоте, смотрите Эффективность.
Этот график показывает пропускную способность по сравнению с количеством строк, заданных во входе блока, когда вы устанавливаете параметр Algorithm на Min-sum, параметр Number of iterations к 8, и входной порт bgn к 0.
Ссылки
[1] 3GPP TS 38.212. “NR; мультиплексирование и кодирование канала”. Проект партнерства третьего поколения; сеть радиодоступа Technical Specification Group.
[2] Gallager, R. “Имеющие малую плотность Коды с проверкой четности”. Транзакции IEEE на Теории информации 8, № 1 (январь 1962): 21–28. www.doi.org/10.1109/TIT.1962.1057683.