Sample Control Bus Creator

Создайте шину управляющего сигнала для использования с блоками Wireless HDL Toolbox

Библиотека:
Wireless HDL Toolbox / Утилиты

Описание

Блок Sample Control Bus Creator создает samplecontrol соедините шиной для моделирования управляющих сигналов потоковой передачи в системах связи для оборудования. Смотрите Демонстрационную Шину управления.

Блок является реализацией Simulink^® Блок Bus Creator. Смотрите Bus Creator для получения дополнительной информации.

Порты

Входной параметр

развернуть все

`start` — Запустите системы координат
скаляр

Запустите системы координат в виде Boolean скаляр. Этот сигнал равняется 1 (TRUE) для одного временного шага, соответствуя первой допустимой выборке системы координат.

Типы данных: Boolean

`end` — Конец системы координат
скаляр

Конец системы координат в виде Boolean скаляр. Этот сигнал равняется 1 (TRUE) для одного временного шага, соответствуя последней допустимой выборке системы координат.

Типы данных: Boolean

`valid` — Валидность выборок
скаляр

Валидность выборок в виде Boolean скаляр. Этот сигнал равняется 1 (TRUE) на временных шагах, которые соответствуют допустимым выборкам.

Типы данных: Boolean

Вывод

развернуть все

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, возвращенный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск выходной системы координат
end — Указывает на конец выходной системы координат
valid — Указывает, что данные по порту выхода data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Чтобы узнать больше об использовании шин для генерации HDL-кода, смотрите Шины (HDL Coder) и Сигналы Шины Использования Улучшить Удобочитаемость Модели и Сгенерировать HDL-код (HDL Coder).

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

Sample Control Bus Creator

Описание

Порты

Входной параметр

`start` — Запустите системы координат
скаляр

`end` — Конец системы координат
скаляр

`valid` — Валидность выборок
скаляр

Вывод

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Блоки

Функции

Темы

Документация Wireless HDL Toolbox

Поддержка

Документация

Sample Control Bus Creator

Описание

Порты

Входной параметр

start — Запустите системы координат скаляр

end — Конец системы координат скаляр

valid — Валидность выборок скаляр

Вывод

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Блоки

Функции

Темы

Документация Wireless HDL Toolbox

Поддержка

`start` — Запустите системы координат
скаляр

`end` — Конец системы координат
скаляр

`valid` — Валидность выборок
скаляр

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.