Exponenta Banner

Генерация HDL-кода

Сгенерируйте HDL-код от MATLAB® и Simulink®

Чтобы реализовать проект DSP на FPGAs или ASICs, можно использовать или HDL Coder™ или Filter Design HDL Coder™. Оба продукта генерируют синтезируемый и портативный VHDL® и код Verilog®, и также генерируют испытательные стенды VHDL и Verilog для того, чтобы быстро моделировать, тестировать и проверить сгенерированный код.

  • HDL Coder — Генерирует код из проекты MATLAB или Simulink. Эта поддержка включает фильтры, математику и операции сигнала и другие алгоритмы, оптимизированные для использования ресурса и производительности, такие как Оптимизированный HDL БПФ, Оптимизированный HDL ОБПФ, и HDL NCO Оптимизированные блоки. Для основного примера того, как сгенерировать HDL-код с помощью HDL Coder, смотрите, Генерируют HDL-код для Программируемого КИХ-Фильтра.

  • Filter Design HDL Coder — Сгенерируйте код из проектов фильтра MATLAB. Вы можете код доступа и функции генерации испытательного стенда с помощью Сгенерировать пользовательского интерфейса HDL, или при помощи параметров командной строки. Эти функции также интегрированы с приложением Filter Designer. Для примера того, как сгенерировать HDL-код с помощью Filter Design HDL Coder, смотрите Фильтр Баттерворта HDL (Filter Design HDL Coder).

Чтобы отладить ваши проекты в Simulink или MATLAB, используйте средство просмотра формы волны Logic Analyzer.

Инструмент визуализации Simulink

Logic AnalyzerВизуализируйте, измерьте и анализируйте переходы и состояния в зависимости от времени

Функции

generatehdlСгенерируйте HDL-код для квантованного фильтра DSP (требует Filter Design HDL Coder),

Темы

Поддержка генерации HDL-кода DSP System Toolbox

Выберите блоки и Системные объекты, которые поддерживают генерацию HDL-кода с HDL Coder.

Найдите блоки и системные объекты, поддерживающие генерацию HDL-кода

Используйте браузер Библиотеки Simulink, чтобы обнаружить блоки, поддержанные для генерации HDL-кода.

Сгенерируйте HDL-код для системных объектов фильтра (Filter Design HDL Coder)

Узнайте о специфических особенностях генерации HDL-кода от Системных объектов фильтра.

Архитектура фильтра HDL

Выберите параметры генерации HDL-кода, чтобы контролировать скорость по сравнению с компромиссами области в архитектуре фильтра.

Оптимизация подсистемы для фильтров

Выберите разделение ресурсов и конвейерно обработайте опции оптимизации.

Высокие алгоритмы HDL пропускной способности

Выберите блок, который поддерживает основанный на кадре вход для генерации HDL-кода.

Визуализация нескольких сигналов Используя Logic Analyzer

Визуализируйте несколько сигналов программируемого КИХ-фильтра при помощи анализатора логики.

Популярные примеры

Generate HDL Code for Programmable FIR Filter

Сгенерируйте HDL-код для программируемого КИХ-фильтра

Демонстрирует, как сгенерировать HDL-код для программируемого КИХ-фильтра. Можно программировать фильтр к желаемому ответу путем загрузки коэффициентов во внутренние регистры с помощью интерфейса хоста.

Открыть скрипт
Generate HDL Code for Multichannel FIR Filter

Сгенерируйте HDL-код для многоканального КИХ-фильтра

Демонстрирует, как сгенерировать HDL-код для дискретного КИХ-фильтра с несколькими потоками входных данных.

Открыть скрипт
Generate HDL Code for High Throughput Channelizer

Сгенерируйте HDL-код для высокой пропускной способности Channelizer

Сгенерируйте HDL-код для высокой пропускной способности (Gigasamples в секунду, GSPS) Channelizer с помощью Многофазного метода Набора фильтров.

Открыть скрипт
Generate HDL Code for FFT HDL Optimized Block

Сгенерируйте HDL-код для HDL БПФ оптимизированный блок

БПФ и HDL ОБПФ Оптимизированные блоки и системные объекты поддерживают симуляцию и генерацию HDL-кода для многих приложений. Они обеспечивают две архитектуры, оптимизированную для различных вариантов использования: Streaming Radix 2^2 - Для высоких приложений пропускной способности. Достигает Gigasamples в секунду, когда вы используете векторный вход.

Открыть скрипт
Implementing the Filter Chain of a Digital Down-Converter in HDL

Реализация цепочки фильтра цифрового понижающего преобразователя в HDL

Используйте DSP System Toolbox™ и Fixed-Point Designer™, чтобы разработать трехэтапный, многоскоростной фильтр фиксированной точки, который реализует цепочку фильтра Цифрового понижающего преобразователя (DDC), разработанного, чтобы соответствовать Глобальной Системе для Мобильного (GSM) спецификация.

Открыть скрипт
Optimized Fixed-Point FIR Filters

Оптимизированные КИХ-фильтры фиксированной точки

Оптимизируйте КИХ-фильтры фиксированной точки. Оптимизация может относиться к характеристикам ответа фильтра, таким как затухание полосы задерживания или количество битов, требуемых достигнуть конкретной спецификации. Эта функциональность особенно полезна для пользователей, предназначающихся для оборудования, которые имеют много конфигурируемых коэффициентов определенного wordlength и/или в случаях, обычно найденных на ASICs и FPGAs, где существует большой пробел проекта, чтобы исследовать. Аппаратный разработчик может обычно обменивать больше коэффициентов на меньшее количество битов или наоборот оптимизировать для различного ASICs или FPGAs.

Открыть скрипт
Документация DSP System Toolbox
Поддержка