Оптимизированный HDL БПФ
Вычисляет быстрое преобразование Фурье (FFT) и генерирует оптимизированный HDL-код
- Библиотека:
DSP System Toolbox / Преобразовывает
Описание
Блок FFT HDL Optimized обеспечивает два типа архитектуры, чтобы оптимизировать или пропускную способность или область.
Streaming Radix 2^2— Используйте эту архитектуру для приложений высокой пропускной способности. Эта архитектура поддерживает скалярные или векторные входные данные. Можно достигнуть пропускной способности выборки giga в секунду (GSPS) с помощью векторного входа.Burst Radix 2— Используйте эту архитектуру для минимальной реализации ресурса, особенно с большими размерами быстрого преобразования Фурье (FFT). Ваша система должна смочь терпеть пульсирующие данные и более высокую задержку. Эта архитектура поддерживает только скалярные входные данные.
Блок FFT HDL Optimized заменяет блок HDL Streaming FFT и блок HDL Minimum Resource FFT. Блок FFT HDL Optimized принимает действительные или комплексные данные, обеспечивает благоприятные для оборудования управляющие сигналы и дополнительные выходные сигналы управления кадром.
Порты
Входной параметр
Вывод
Параметры
Образцовые примеры
Характеристики блока
Типы данных |
|
Многомерные сигналы |
|
Сигналы переменного размера |
|
Алгоритмы
Потоковая передача основания 2^2
Основание потоковой передачи 2^2 архитектура реализует архитектуру низкой задержки. Это сохраняет ресурсы по сравнению с Основанием потоковой передачи 2 реализации путем факторинга и группировки уравнения БПФ. Архитектура имеет log4 (N) этапы. Каждый этап содержит двух бабочек обратной связи задержки одно пути (SDF) с контроллерами памяти. Когда вы используете векторный вход, каждый этап работает с меньшим количеством входных выборок, таким образом, некоторые этапы уменьшают до простой бабочки без SDF.
Первый этап SDF является обычной бабочкой. Второй этап умножает выходные параметры первой стадии –j. Чтобы избежать аппаратного множителя, блок подкачивает действительные и мнимые части входных параметров, и снова подкачивает мнимые части получившихся выходных параметров. Каждый этап округляет результат вертеть факторного умножения к входному размеру слова. Вертеть факторы имеют два целочисленных бита, и остальная часть битов используется для дробных битов. Вертеть факторы имеют ту же битную ширину как входные данные, WL. Вертеть факторы имеют два целочисленных бита и WL-2 дробных бита.
Если вы позволяете масштабироваться, алгоритм делит результат каждого этапа бабочки 2. Масштабирование на каждом этапе избегает переполнения, сохраняет размер слова тем же самым как вход и приводит к полному масштабному коэффициенту 1/N. Если масштабирование отключено, алгоритм избегает переполнения путем увеличения размера слова на 1 бит на каждом этапе. Схема показывает бабочек и внутренние размеры слова каждого этапа, не включая память.
Разорвите основание 2
Пакетное Основание 2 реализации архитектуры БПФ при помощи одного комплексного множителя бабочки. Алгоритм не может запуститься, пока он не сохранил целый входной кадр, и он не может принять следующий кадр, пока вычисления не завершены. Порт вывода ready указывает, когда алгоритм готов к новым данным. Схема показывает пакетную архитектуру с конвейерными регистрами.
Управляющие сигналы
Входные данные процессов алгоритма только, когда порт входа valid равняется 1. Выходные данные допустимы только, когда порт вывода valid равняется 1.
Когда дополнительный порт входа reset равняется 1, алгоритм останавливает текущее вычисление и очищает все внутренние состояния. Алгоритм начинает новые вычисления, когда порт reset 0, и порт входа valid запускает новый кадр.
Синхронизация схемы
Эта схема показывает значения порта valid ввода и вывода для непрерывных скалярных входных данных, передавая Основание потоком 2^2 архитектура, длина БПФ 1 024 и векторный размер 16.
Схема также показывает дополнительные значения порта start и end, которые указывают на контуры кадра. Если вы включаете порт start, импульсы значения порта start для одного цикла с первым допустимым выводом кадра. Если вы включаете порт end, импульсы значения порта start для одного цикла с последним допустимым выводом кадра.
Если вы примените непрерывные входные кадры, вывод также будет непрерывен после начальной задержки.
Порт входа valid может быть, состоящим из нескольких несмежных участков. Данные, сопровождаемые портом входа valid, обрабатываются, когда они прибывают, и получившиеся данные хранятся, пока кадр не заполнен. Затем алгоритм возвращает непрерывные выходные выборки в кадре N (FFT length) циклы. Эта схема показывает вход, состоящий из нескольких несмежных участков, и непрерывный вывод для длины БПФ 512 и векторного размера 16.
Когда вы используете пакетную архитектуру, вы не можете обеспечить следующий кадр входных данных, пока пространство памяти не доступно. Порт ready указывает, когда алгоритм может принять новые входные данные.
Задержка
Задержка меняется в зависимости от FFT length и размера входного вектора. После того, как вы обновите модель, значок блока отображает задержку. Отображенная задержка является количеством циклов между первым допустимым входом и первым допустимым выводом, принимая, что вход непрерывен. Чтобы получить эту задержку программно, смотрите, что Автоматическая Задержка Совпадает для Задержки HDL БПФ с Оптимизированным Блоком.
При использовании пакетной архитектуры с непрерывным входом, если ваш проект ожидает ready к выводу 0 перед de-утверждением вход valid, то один дополнительный цикл данных прибывает во вход. Эта выборка данных является первой выборкой следующего кадра. Алгоритм может сохранить одну выборку при обработке текущего кадра. Из-за этого демонстрационного усовершенствования, наблюдаемая задержка более поздних кадров (от входа valid до вывода valid) является одним циклом короче, чем задержка, о которой сообщают. Задержка измеряется от первого цикла, когда вход valid 1 к первому циклу, когда вывод valid равняется 1. Количество циклов между тем, когда порт ready 0 и порт вывода valid, равняется 1, всегда latency – FFTLength.
Ссылки
[1] Algnabi, Y.S, Ф.А. Олдээми, Р. Теимоерзэдех, М. Осман и M.S. Ислам. “Новая архитектура конвейерного Основания 2^2 БПФ SDF На основе нарезающего цифру метода”. 10-я IEEE International Conference on Semiconductor Electronics (ICSE). 2012, стр 470–474.