Exponenta Banner

Бит уменьшает

AND, OR или битное сокращение XOR на всех битах входного сигнала к одному биту

Библиотека

HDL Coder / Логика и Битовые операции

Описание

Блок Bit Reduce выполняет выбранную операцию битного сокращения (AND, OR или XOR) на всех битах входного сигнала, для одноразрядного результата.

Параметры

Reduction Mode

Задает операцию сокращения:

  • AND (значение по умолчанию): Выполните поразрядное сокращение AND входного сигнала.

  • OR: Выполните сокращение битового "ИЛИ" входного сигнала.

  • Xor: Выполните поразрядное сокращение XOR входного сигнала.

Порты

Блок имеет следующие порты:

Входной параметр

  • Поддерживаемые типы данных: фиксированная точка, целое число (подписанный или без знака), булевская переменная

  • Минимальная битная ширина: 2

  • Максимальная битная ширина: 128

Вывод

Поддерживаемый тип данных: ufix1

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

| | |

Введенный в R2014a

Документация HDL Coder
Поддержка