Exponenta Banner

Бит вращается

Вращайте входной сигнал позициями двоичного разряда

Библиотека

HDL Coder / Логика и Битовые операции

Описание

Блок Bit Rotate вращает входной сигнал, левый или правый конкретным количеством позиций двоичного разряда.

Параметры

Rotate Mode: Задает направление вращения, левого или правого. Значением по умолчанию является Rotate Left.

Rotate Length: Задает количество битов, чтобы вращаться. Задайте значение, больше, чем или равный нулю. Значение по умолчанию 0.

Порты

Блок имеет следующие порты:

Входной параметр

  • Поддерживаемые типы данных: фиксированная точка, целое число (подписанный или без знака), булевская переменная

  • Минимальная битная ширина: 2

  • Максимальная битная ширина: 128

Вывод

Имеет совпадающий тип данных как входной сигнал.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

| | |

Введенный в R2014a

Документация HDL Coder
Поддержка