Exponenta Banner

Сдвиг разряда

Логический или арифметический сдвиг входного сигнала

Библиотека

HDL Coder / Логика и Битовые операции

Описание

Блок Bit Shift выполняет логический или арифметический сдвиг на входном сигнале.

Параметры

Shift Mode

Значение по умолчанию: Shift Left Logical

Задает тип и направление сдвига:

  • Shift Left Logical (значение по умолчанию)

  • Shift Right Logical

  • Shift Right Arithmetic

Shift Length

Задает количество битов, которые будут переключены. Задайте значение, больше, чем или равный нулю. Значение по умолчанию 0.

Порты

Блок имеет следующие порты:

Входной параметр

  • Поддерживаемые типы данных: фиксированная точка, целое число (подписанный или без знака), булевская переменная

  • Минимальная битная ширина: 2

  • Максимальная битная ширина: 128

Вывод

Имеет совпадающий тип данных и битную ширину как входной сигнал.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

| | |

Введенный в R2014a

Документация HDL Coder
Поддержка