Сверточный Deinterleaver

Восстановите упорядоченное расположение символов, которые были переставлены с помощью сдвиговых регистров (HDL Coder)

Описание

Блок Convolutional Deinterleaver доступен с Communications Toolbox™.

Для получения информации о поведении симуляции и параметрах блоков, смотрите Сверточный Deinterleaver.

Архитектура HDL

Основанная на сдвиговом регистре реализация

Реализация по умолчанию для блока Convolutional Deinterleaver основана на сдвиговом регистре. Если вы хотите подавить генерацию логики сброса, установите параметр реализации ResetType to'none'.

Когда вы устанавливаете ResetType to'none', сброс не применяется к сдвиговым регистрам. Когда регистры не полностью загружаются, несоответствия между Simulink® и сгенерированным кодом происходят для некоторого количества выборок во время начальной фазы. Чтобы избежать побочных ошибок испытательного стенда, определите количество выборок, требуемых заполнять сдвиговые регистры. Установите опцию Ignore output data checking (number of samples) соответственно. (Если вы используете интерфейс командной строки, можно использовать свойство IgnoreDataChecking с этой целью.)

Основанная на RAM реализация

Когда вы выбираете реализацию RAM для блока Convolutional Deinterleaver, HDL Coder™ использует ресурсы RAM вместо сдвиговых регистров.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

ResetType

Подавите генерацию логики сброса. Значением по умолчанию является default, который генерирует логику сброса. См. также ResetType.

Ограничения

Когда вы выбираете реализацию RAM:

  • Двойные или один типы данных не поддержаны ни для одного ввода или вывода сигналы.

  • Необходимо установить Initial conditions для блока обнулять.

  • Требуются по крайней мере две строки чередования.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a