Общий мультиплексированный Deinterleaver

Восстановите упорядоченное расположение символов с помощью сдвиговых регистров заданной задержки (HDL Coder)

Описание

Блок General Multiplexed Deinterleaver доступен с Communications Toolbox™.

Для получения информации о поведении симуляции и параметрах блоков, смотрите Общий Мультиплексированный Deinterleaver.

Архитектура HDL

Реализация для блока General Multiplexed Deinterleaver является базирующимся сдвиговым регистром. Если вы хотите подавить генерацию логики сброса, установите параметр реализации ResetType tonone.

Когда вы устанавливаете ResetType на none, сброс не применяется к сдвиговым регистрам. Когда регистры не полностью загружаются, несоответствия между Simulink® и сгенерированным кодом происходят для некоторого количества выборок во время начальной фазы. Чтобы избежать побочных ошибок испытательного стенда, определите количество выборок, требуемых заполнять сдвиговые регистры. Установите опцию Ignore output data checking (number of samples) соответственно. (Если вы используете интерфейс командной строки, можно использовать свойство IgnoreDataChecking с этой целью.)

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

ResetType

Подавите генерацию логики сброса. Значением по умолчанию является default, который генерирует логику сброса. См. также ResetType.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a