Умножение матриц

Конкатенация входных сигналов совпадающего типа данных, чтобы создать непрерывный выходной сигнал (HDL Coder)

Описание

Блок Matrix Multiply является блоком продукта с набором параметра Multiplication к Matrix(*).

Чтобы узнать о параметрах блоков и поведении симуляции, смотрите продукт.

Архитектура HDL

Этот блок имеет один, Matrix Multiply по умолчанию как Архитектуру HDL.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

DotProductStrategy

Реализуйте умножение матриц при помощи дерева сумматоров и множителей, или используйте реализацию блока Multiply - Accumulate. Значением по умолчанию является Fully Parallel. Для получения дополнительной информации смотрите DotProductStrategy.

DSPStyle

Синтез приписывает для отображения множителя. Значением по умолчанию является none. См. также DSPStyle.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Поддержка комплексных данных

Блок поддерживает генерацию кода для комплексных сигналов.

Пример

Для примера того, как использовать блок Matrix Multiply, смотрите Конструктивные соображения для Матриц и Векторов.

Ограничения

Генерация HDL-кода не поддерживает больше чем два входных параметров в портах блока Matrix Multiply.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2018a