MinMax

Выведите минимальное или максимальное входное значение (HDL Coder)

Описание

Блок MinMax доступен с Simulink®.

Для получения информации о поведении симуляции и параметрах блоков, смотрите MinMax.

Архитектура HDL

Этот блок имеет реализации мультицикла, которые вводят дополнительную задержку в сгенерированном коде. Чтобы видеть добавленную задержку, просмотрите сгенерированную модель или модель валидации. См. Сгенерированную Модель Модели и Валидации.

АрхитектураДополнительные циклы задержкиОписание
default
Tree
0

Генерирует древовидную структуру компараторов.

Cascade1, когда блок имеет один векторный входной порт.Эта реализация оптимизирована для задержки * область со средней скоростью. Смотрите Каскадные Лучшые практики Архитектуры.

Свойства блока HDL

Общий

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

InstantiateStages

Сгенерируйте VHDL® entity или Verilog® module для каждого каскадного этапа. Значением по умолчанию является off. См. также InstantiateStages.

SerialPartition

Задайте разделы для Каскадно-последовательных реализаций как вектор длин каждого раздела. Настройка по умолчанию использует минимальное количество этапов. См. также SerialPartition.

Нативная плавающая точка

Примечание

Чтобы включить установку LatencyStrategy для блока MinMax, необходимо задать Tree как HDL Architecture.

LatencyStrategy

Задайте, сопоставить ли блоки в вашем проекте к inherit, Max, Min или Zero для оператора с плавающей точкой. Значением по умолчанию является inherit. См. также LatencyStrategy.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a