Оператор отношения

Выполните заданную реляционную операцию на входных параметрах (HDL Coder)

Описание

Блок Relational Operator доступен с Simulink®.

Для получения информации о поведении симуляции и параметрах блоков, смотрите Оператор отношения.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

Общий

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Нативная плавающая точка

LatencyStrategy

Задайте, сопоставить ли блоки в вашем проекте к inherit, Max, Min, Zero или Custom для оператора с плавающей точкой. Значением по умолчанию является inherit. См. также LatencyStrategy.

NFPCustomLatency

Чтобы задать значение, установите LatencyStrategy на Custom. Задержка Coder™adds HDL равняется значению, которое вы задаете для установки NFPCustomLatency. См. также NFPCustomLatency.

Поддержка комплексных данных

~= и операторы == поддерживаются для генерации кода.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a