Таблица истинности

Представляйте логическое поведение принятия решений с условиями, решениями и действиями (HDL Coder)

Описание

Блок Truth Table доступен с Stateflow®.

Для получения информации о поведении симуляции и параметрах блоков, см. Таблицу истинности.

Настраиваемые параметры

Можно использовать настраиваемый параметр в Таблице истинности, предназначенной для генерации HDL-кода. Для получения дополнительной информации смотрите, Генерируют Порты DUT для Настраиваемых параметров.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstMultiplierOptimization

Каноническая цифра со знаком (CSD) или учтенная оптимизация CSD. Значением по умолчанию является none. См. также ConstMultiplierOptimization.

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

DistributedPipelining

Конвейерно обработайте распределение регистра или повторную синхронизацию регистра. Значением по умолчанию является off. См. также DistributedPipelining.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

InstantiateFunctions

Сгенерируйте VHDL® entity или Verilog® module для каждой функции. Значением по умолчанию является off. См. также InstantiateFunctions.

LoopOptimization

Разверните, передайте потоком или не оптимизируйте циклы. Значением по умолчанию является none. См. также LoopOptimization.

MapPersistentVarsToRAM

Сопоставьте персистентные массивы с RAM. Значением по умолчанию является off. См. также MapPersistentVarsToRAM.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

ResetType

Подавите генерацию логики сброса. Значением по умолчанию является default, который генерирует логику сброса. См. также ResetType.

SharingFactor

Количество функционально эквивалентных ресурсов, чтобы сопоставить с одним совместно используемым ресурсом. Значение по умолчанию 0. См. также Разделение ресурсов.

UseMatrixTypesInHDL

Сгенерируйте 2D матрицы в HDL-коде. Значением по умолчанию является off. См. также UseMatrixTypesInHDL.

VariablesToPipeline

Предупреждение

VariablesToPipeline не рекомендуется. Используйте coder.hdl.pipeline вместо этого.

Вставьте конвейерный регистр при выводе заданной переменной MATLAB® или переменных. Задайте список переменных как вектор символов с пробелами, разделяющими переменные.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Преобразуйте алгоритмы с плавающей точкой в фиксированную точку с помощью Fixed-Point Designer™.

Введенный в R2014a