Чтобы сгенерировать параметризованный код для моделей, на которые ссылаются, используйте образцовые аргументы. Можно использовать образцовые аргументы в или размаскированном блоке Model маскированном.
HDL Coder™ генерирует один VHDL®
entity или Verilog®
module для модели, на которую ссылаются, даже если DUT имеет несколько экземпляров модели, на которую ссылаются. В сгенерированном коде каждый образцовый аргумент является VHDL generic или parameter Verilog.
В модели, на которую ссылаются создайте один или несколько образцовых аргументов.
Чтобы изучить, как создать образцовый аргумент, смотрите, Задают Различное Значение для Каждого Экземпляра Допускающей повторное использование Модели (Simulink).
В модели, на которую ссылаются используйте каждый образцовый параметр аргумента в блоке Gain или Constant.
В DUT, для каждой модели - ссылки, в таблице Model arguments, вводят значения для каждого образцового аргумента.
Также создайте образцовую маску для модели, на которую ссылаются. В DUT, для каждой модели - ссылки, вводят значения для каждого образцового аргумента.
Сгенерируйте код для DUT.
Образцовые значения аргументов:
Должен быть скаляр.
Не может быть комплексным.
Не могут быть перечисленные данные.
