Начало работы с Filter Design HDL Coder

Filter Design HDL Coder™ генерирует синтезируемый, портативный VHDL^® и код Verilog^® для реализации фильтров фиксированной точки, разработанных с MATLAB^® на FPGAs или ASICs. Это автоматически создает испытательные стенды VHDL и Verilog для симуляции, тестирования и проверки сгенерированного кода.

Примеры

• Основной КИХ-фильтр
  

  Разработайте основной квантованный КИХ-фильтр дискретного времени, сгенерируйте код VHDL для фильтра и проверьте код VHDL со сгенерированным испытательным стендом.

• Оптимизированный КИХ-фильтр
  

  Разработайте оптимизированный КИХ-фильтр, сгенерируйте код Verilog для фильтра и проверьте код Verilog со сгенерированным испытательным стендом.

• БИХ-фильтр
  

  Разработайте БИХ-фильтр, сгенерируйте код VHDL для фильтра и проверьте код VHDL со сгенерированным испытательным стендом.

О проекте фильтра и генерации HDL-кода

• Автоматизированная генерация HDL-кода
  

  Обзор фильтра основанная на проекте генерация HDL-кода.

Популярные примеры

Фильтр Баттерворта HDL

Иллюстрирует, как сгенерировать HDL-код для 5-го порядка Фильтр Баттерворта. Частота среза для этого фильтра является очень низкой относительно частоты дискретизации, ведя к фильтру, который трудно сделать практичным. Кроме того, маленький (8-битный) вход и вывод (9-битные) размеры слова заставляет квантованный фильтр требовать, чтобы масштабирование было осуществимо.

Скрипт Open Live Script

Минимально фазовый HDL фильтр FIRT

Иллюстрирует, как сгенерировать HDL-код для минимального фильтра фазы FIRT с 10-битными входными данными. Это - полосовой фильтр с частотой дискретизации 96 кГц и полосой пропускания приблизительно от 19 кГц до 29 кГц. Этот тип фильтра обычно используется в обратной связи, где линейная фаза не является достаточной и минимальной фазой или настолько близко, как достижимо, требуется.

Скрипт Open Live Script