Оптимизация

Использование ресурсов, тактовая частота, область чипа, задержка

Filter Design HDL Coder™ предоставляет возможности оптимизации фильтра улучшать скорость или область аппаратной реализации сгенерированного HDL-кода. Реализация фильтра по умолчанию является полностью параллельной архитектурой с включенными множителями. Используйте эту оптимизацию, чтобы изменить реализацию вашего фильтра в HDL:

Функции

hdlfilterdainfoРаспределенная арифметическая информация для архитектуры фильтра
hdlfilterserialinfoПоследовательная информация о разделе для архитектуры фильтра

Свойства

HDL Optimization PropertiesОптимизируйте скорость или область сгенерированного HDL-кода

Темы

Скорость по сравнению с компромиссами области

Как задать параллельный, последовательный, частично последовательная, и каскадная архитектура для фильтров; компромиссы оптимизации, следующие из этого выбора

Распределенная арифметика для КИХ-фильтров

Используя распределенную арифметику, чтобы достигнуть эффективный умножаются - накапливают схему для КИХ-фильтров

Опции архитектуры для каскадных фильтров

Описывает опции архитектуры для каскадных фильтров: последовательная, распределенная арифметика и параллель

Оптимизация CSD для содействующих множителей

Используя каноническую цифру со знаком (CSD) или учтенные методы CSD, чтобы оптимизировать операции множителя

Улучшание производительности фильтра с конвейеризацией

Как оптимизировать ваш сгенерированный код фильтра для скорости путем генерации конвейерных регистров

Полная оптимизация кода фильтра HDL

Глобальная оптимизация и как обработать числовые различия между оптимизированным HDL-кодом и первоначальным проектом.

Оптимизированный КИХ-фильтр

Разработайте оптимизированный КИХ-фильтр, сгенерируйте код Verilog для фильтра и проверьте код Verilog со сгенерированным испытательным стендом.

Популярные примеры

Для просмотра документации необходимо авторизоваться на сайте