Exponenta Banner
exponenta event banner

Замкнутые циклы фазы

Спроектируйте и симулируйте аналоговый замкнутый цикл фазы (PLL) системы

Спроектируйте систему PLL, начинающую с основных блоков основы или с семейства эталонных архитектур. Симулируйте и анализируйте систему PLL, чтобы проверить ключевые характеристики производительности сервопривода, пока вы не будете соответствовать системным спецификациям.

Можно запустить путем обеспечения спецификаций, и нарушения каждой основы блокируют и соединяют блоки, чтобы смоделировать различные архитектурные модели PLL (подход снизу вверх). В качестве альтернативы можно запустить с полных системных моделей типичной архитектуры PLL и настроить те модели до, чтобы соответствовать системным спецификациям (нисходящий подход).

Используйте Измерения и Испытательные стенды в течение процесса проектирования, чтобы проверить спецификации блоков и целой системы при наличии недостатков.

Блоки

развернуть все

Charge PumpВыведите ток, пропорциональный различию в рабочем цикле между двумя входными портами
Loop FilterСекунда модели - треть - или четвертый порядок пассивный контурный фильтр
PFDДетектор фазы/частоты, который сравнивает фазу и частоту между двумя сигналами
VCOУправляемый напряжением генератор модели
Single Modulus PrescalerЦелочисленный делитель часов, который делит частоту входного сигнала
Dual Modulus PrescalerЦелочисленный делитель часов с отношениями на два делителя
Fractional Clock Divider with AccumulatorСинхронизируйте делитель, который делит частоту входного сигнала дробным номером
Fractional Clock Divider with DSMМодулятор Сигмы Delta основывал дробный делитель часов
Fractional N PLL with AccumulatorСинтезатор частоты с аккумулятором основывал дробную архитектуру PLL N
Fractional N PLL with Delta Sigma ModulatorСинтезатор частоты с модулятором сигмы дельты основывал дробную архитектуру PLL N
Integer N PLL with Dual Modulus PrescalerСинтезатор частоты с двойным числом с основанием делителя частоты модуля N архитектура PLL
Integer N PLL with Single Modulus PrescalerСинтезатор частоты с одним числом с основанием делителя частоты модуля N архитектура PLL

Темы

Спроектируйте и оцените простую модель PLL

В этом примере показано, как спроектировать простой замкнутый цикл фазы (PLL) с помощью эталонной архитектуры и подтвердить его с помощью Испытательного стенда PLL.

Рекомендуемые примеры

PLL Design and Verification Using Data Sheet Specifications

Проект PLL и верификация Используя спецификации таблицы данных

Используйте Mixed-Signal Blockset™, чтобы смоделировать коммерческий стандартный целочисленный-N замкнутый цикл фазы (PLL) с двойным делителем частоты модуля операционные приблизительно 4 ГГц. Можно проверить производительность PLL, включая шум фазы.

Открыть скрипт
Phase Noise at PLL Output

Шум фазы в PLL Выход

Предскажите шум фазы при выходе замкнутого цикла фазы (PLL), симулируйте PLL с помощью Испытательного стенда PLL и сравните результаты симуляции с теоретическими прогнозами.

Открыть скрипт
Документация Mixed-Signal Blockset
Поддержка