Пользовательский исходный проект

Создайте свой собственный исходный проект для интеграции сгенерированного ядра IP в целевое устройство SoC, платы Speedgoat или автономных плат FPGA

Можно создать собственный исходный проект в MATLAB® и использовать HDL Coder™, чтобы интегрировать ядро IP в исходный проект.

Классы

hdlcoder.BoardОбъект регистрации плат, который описывает SoC пользовательская плата
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC
hdlcoder.WorkflowConfigСконфигурируйте рабочие процессы развертывания и генерация HDL-кода

Функции

socExportReferenceDesignЭкспортируйте пользовательский исходный проект для HDL Workflow Advisor

Темы

Совет и система регистрации исходного проекта

Система для определения и регистрации плат и исходных проектов.

Укажите пользовательский Совет

Задайте интерфейс и атрибуты пользовательской платы SoC. После определения платы можно предназначаться для него с помощью Рабочего процесса Генерации Ядра IP в HDL Workflow Advisor.

Укажите пользовательский исходный проект

Задайте интерфейс и атрибуты пользовательского исходного проекта SoC. После определения и регистрации исходного проекта, можно предназначаться для него с помощью Рабочего процесса Генерации Ядра IP в HDL Workflow Advisor.

Задайте пользовательские параметры и функции обратного вызова для пользовательского исходного проекта

Узнать, как задавать пользовательские параметры и пользовательские функции обратного вызова для вашего пользовательского исходного проекта.

Настройте исходный проект динамически на основе параметров исходного проекта

Узнать, как настроить исходный проект динамически при помощи CustomizeReferenceDesignFcn метод.

Задайте и добавьте репозиторий IP в пользовательский исходный проект

Узнать, как можно создать репозиторий IP и добавить модули IP в репозитории к пользовательскому исходному проекту.

Задайте Несколько Основных Интерфейсов AXI в Исходных проектах, чтобы получить доступ к Ведомому Интерфейсу DUT AXI4

Узнать, как можно задать несколько Основных интерфейсов AXI в пользовательском исходном проекте, чтобы получить доступ HDL DUT IP AXI4 к ведомому интерфейсу.

Сгенерируйте ядро IP HDL с несколькими, AXI4-передают-потоком и основные интерфейсы AXI4

Узнать, как можно сопоставить порты DUT с несколькими, AXI4-передают-потоком, AXI4-потоковое Видео и Основные интерфейсы AXI4.

Экспортируйте пользовательский исходный проект из модели SoC (SoC Blockset)

Используйте socExportReferenceDesign функционируйте, чтобы экспортировать пользовательский исходный проект из модели SoC Blockset™.

Поиск и устранение проблем

Разрешите отказы синхронизации в генерации ядра IP и рабочих процессах ввода-вывода FPGA Simulink Real-Time

Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.

Рекомендуемые примеры

Для просмотра документации необходимо авторизоваться на сайте