Синтез и анализ синхронизации

Поместите и направьте, обратная корректировка проекта, генерация скриптов

Функции

hdlsetuptoolpathНастройте системную среду, чтобы получить доступ к программному обеспечению синтеза FPGA

Параметры конфигурации Simulink

развернуть все

Примеры и руководства

Сгенерируйте скрипты для компиляции, симуляции и синтеза

Свойства командной строки и опции графический интерфейса пользователя для настройки файлов скрипта

Сконфигурируйте компиляцию, симуляцию, синтез и скрипты линта

Вы устанавливаете опции, которые конфигурируют генерацию файла скрипта на панели EDA Tool Scripts.

Добавьте атрибуты синтеза

Синтез приписывает в сгенерированном коде

Сконфигурируйте проект синтеза Используя скрипт Tcl

Добавьте скрипт Tcl, который конфигурирует ваш проект синтеза

Концепции

Генерация HDL-кода и синтез FPGA Используя HDL Workflow Advisor Simulink

Узнать, как сгенерировать код и синтезировать ваш проект на целевом компьютере.

Структура сгенерированных файлов скрипта

Сгенерированный скрипт EDA состоит из трех разделов, сгенерированных и выполняемых в следующем порядке:

Свойства для управления генерацией скриптов

В этом разделе описывается установить свойства в makehdl или makehdltb функции, чтобы включить или отключить генерацию скриптов и настроить имена и содержимое сгенерированных файлов скрипта.

Цель синтеза к отображению команды Tcl

Специфичные для инструмента команды Tcl, которые соответствуют целям синтеза Рабочего процесса HDL

Поиск и устранение проблем

Разрешите отказы синхронизации в генерации ядра IP и рабочих процессах ввода-вывода FPGA Simulink Real-Time

Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.

Для просмотра документации необходимо авторизоваться на сайте