Discrete FIR Filter HDL Optimized
Конечный фильтр импульсной характеристики — оптимизированный для генерации HDL-кода
- Библиотека:
Поддержка HDL DSP System Toolbox / фильтрация
Описание
Конечная импульсная характеристика моделей блока Discrete FIR Filter HDL Optimized фильтрует архитектуры, оптимизированные для генерации HDL-кода. Блок принимает входную выборку того за один раз и предоставляет возможность для программируемых коэффициентов. Это обеспечивает благоприятный для оборудования интерфейс с управляющими сигналами ввода и вывода. Обеспечить точную циклом симуляцию сгенерированного HDL-кода, модели блока архитектурная задержка включая конвейерные регистры и разделение ресурсов.
Блок обеспечивает три структуры фильтра. Систолическая архитектура прямой формы обеспечивает полностью параллельную реализацию, которая делает эффективное использование блоков Xilinx® DSP и Intel®. Прямая форма транспонировала архитектуру, полностью параллельная реализация и подходит для приложений ASIC и FPGA. Частично последовательная систолическая архитектура обеспечивает конфигурируемую последовательную реализацию, которая делает эффективное использование блоков DSP FPGA. Для реализации фильтра, которая совпадает со множителями, конвейерные регистры и предварительные сумматоры к настройке DSP вашего поставщика FPGA, задают ваше целевое устройство, когда вы генерируете HDL-код.
Все три структуры оптимизируют аппаратные ресурсы путем совместного использования множителей для симметричных или антисимметричных фильтров. Параллельные реализации также удаляют множители для коэффициентов с нулевым знаком такой как в полуленточных фильтрах и преобразованиях Гильберта.
Задержка между допустимыми входными данными и соответствующими допустимыми выходными данными зависит от структуры фильтра, опций сериализации, количества коэффициентов, и обеспечивают ли содействующие значения возможности оптимизации. Для получения дополнительной информации структуры и задержки, смотрите раздел Algorithm.
Для КИХ-фильтра с многоканальными или основанными на системе координат входными параметрами используйте блок Discrete FIR Filter (Simulink) вместо этого блока.
Порты
Входной параметр
Вывод
Параметры
Примеры модели
Советы
Сбросьте поведение
По умолчанию блок Discrete FIR Filter HDL Optimized соединяет сгенерированный глобальный сброс HDL только с регистрами пути к управлению. Два параметра сброса, Enable reset input port и Use HDL global reset, соединяют сигнал сброса с регистрами информационного канала. Из-за дополнительной маршрутизации и загрузки на сигнал сброса, сбрасывая регистры информационного канала может уменьшать эффективность синтеза.
Параметр Enable reset input port включает порт reset на блоке. Сигнал сброса реализует локальный синхронный сброс регистров информационного канала. Для оптимального использования ресурсов FPGA эта опция не соединяет сигнал сброса с регистрами, предназначенными с блоками DSP FPGA.
Параметр Use HDL global reset соединяет сгенерированный глобальный сигнал сброса HDL с регистрами информационного канала. Этот параметр не изменяет внешний вид блока или изменяет поведение симуляции в Simulink. Сгенерированный глобальный сброс HDL может быть синхронным или асинхронным в зависимости от HDL Code Generation> Global Settings> параметр Reset type в модели Configuration Parameters. В зависимости от вашего устройства, с помощью глобального сброса может переместить регистры из блоков DSP и увеличить использование ресурса.
Когда вы выбираете Enable reset input port и параметры Use HDL global reset вместе, глобальная переменная и локальные сигналы сброса очищают регистры информационного канала и управление.
Сбросьте факторы для сгенерированных испытательных стендов
FPGA в инициализации цикла обеспечивает глобальный сброс, но автоматически не обеспечивает локальный сброс. Параметрами сброса по умолчанию регистры информационного канала, которые не сбрасываются, могут привести к FPGA в цикле (FIL) несоответствия, если вы запускаете модель FIL несколько раз, не сбрасывая плату. Выберите Use HDL global reset, чтобы сбросить регистры информационного канала автоматически, или выбрать Enable reset input port и утверждать локальный сброс в вашей модели, таким образом, сигнал сброса становится частью испытательного стенда FIL Simulink.
Сгенерированный испытательный стенд HDL обеспечивает глобальный сброс, но автоматически не обеспечивает локальный сброс. Параметрами сброса по умолчанию и Параметрами конфигурации сброса регистра по умолчанию, сгенерированный HDL-код включает начальное значение симуляции для регистров информационного канала. Однако, если вы обеспокоены
X- распространение в вашем проекте, можно установить HDL Code Generation> Global Settings> Coding style> параметр No-reset register initialization в Параметрах конфигурации кDo not initialize. В этом случае, с блоком по умолчанию сбрасывает параметры, регистры информационного канала, которые не сбрасываются, могут вызватьX- распространение на информационном канале в начале симуляции HDL. Выберите Use HDL global reset, чтобы сбросить регистры информационного канала автоматически, или выбрать Enable reset input port и утверждать локальный сброс в вашей модели, таким образом, сигнал сброса становится частью сгенерированного испытательного стенда HDL.
Алгоритмы
Блок обеспечивает несколько реализаций фильтра в зависимости от ваших установок параметров. Реализация фильтра рассматривает специфичные для поставщика аппаратные детали блоков DSP при добавлении конвейерных регистров в архитектуру. Эти различия в конвейерной справке местоположений регистра соответствуют созданию фильтра к блокам DSP на FPGA.
Схемы архитектуры принимают передаточную функцию, которая имеет L коэффициенты (прежде чем оптимизация будет применена).
| Filter structure | Number of cycles (N) | Архитектура и ссылка эффективности |
|---|---|---|
Direct form systolic | Нет данных | Полностью Параллельная систолическая архитектура |
Direct form transposed | Нет данных | Полностью Параллельная транспонированная архитектура |
Partly serial systolic | N <L | Частично последовательная систолическая архитектура (1 <N <L) |
Partly serial systolic | N ≥ L | Полностью Последовательная систолическая архитектура (N ≥ L) |
Комплексные множители
Если или данные или коэффициенты являются комплексными, но не оба, блок реализует один фильтр, чтобы вычислить действительный выход и второй фильтр, чтобы вычислить мнимую часть. Эта реализация приводит к двум множителям для каждого касания фильтра.
Когда и данные и коэффициенты являются комплексными, блок реализует три фильтра параллельно. Схема показывает реализацию фильтра для комплексных входных данных X = X r+i×Xi и объединяет коэффициенты W = W r+i×Wi.
Когда Coefficients source установлен в Property, W r + W i и W r-Wi предварительно вычисляется, таким образом, эта реализация использует блоки на 3 дес. ложки для каждого касания фильтра плюс входной сумматор и два выходных сумматора. Вход к каждому множителю касания фильтра растет на один бит.
Когда Coefficients source установлен в Input port, блок использует еще 2 сумматора для каждого касания фильтра. Эти сумматоры вычисляют коэффициенты W r + W i и W r-Wi.
Полностью Параллельная систолическая архитектура
Когда вы устанавливаете параметр Filter structure на Direct form systolic, блок реализует полностью параллельную систолическую архитектуру с оптимизацией для симметрии или антисимметрии и коэффициентов с нулевым знаком. Задержка зависит от содействующей симметрии и отображена на значке блока.
Когда симметричные пары коэффициентов имеют равные абсолютные значения, они совместно используют один блок DSP. Это совместное использование пары позволяет реализации использовать предварительный сумматор в блоках DSP Xilinx и Intel. Верхняя часть схемы показывает симметричный фильтр без парной содействующей оптимизации. Нижняя половина схемы показывает архитектуру с помощью парной содействующей оптимизации.
Эта таблица показывает использование ресурса постсинтеза для HDL-кода, сгенерированного для симметричного КИХ-фильтра с 26 касаниями с 16-битным входом и 16-битными коэффициентами. Синтез предназначается для Xilinx ZC-706 (XC7Z045ffg900-2) FPGA. Global HDL reset type является Synchronous и Minimize clock enables выбран. Порт reset не включен, поэтому только управляют регистрами пути, соединяются со сгенерированным глобальным сбросом HDL.
| Ресурс | Использование |
|---|---|
| LUT | 36 |
| Срез Редж | 487 |
| Срез | 45 |
| Xilinx LogiCORE DSP48 | 13 |
После места и маршрута, максимальная тактовая частота проекта составляет 630 МГц.
Полностью Параллельная транспонированная архитектура
Когда вы устанавливаете параметр Filter structure на Direct form transposed, блок реализует полностью параллельную транспонированную архитектуру. Эта архитектура минимизирует множители путем совместного использования множителей для любых двух или больше коэффициентов, которые имеют равные абсолютные значения. Это также удаляет множители для коэффициентов с нулевым знаком. Задержка блока является шестью циклами. Эта задержка не изменяется с содействующими значениями.
Верхняя часть схемы показывает теоретическую архитектуру для частично симметричного фильтра без содействующей оптимизации равного абсолютного значения. Нижняя половина схемы показывает транспонированную архитектуру, как реализовано этим блоком, с помощью содействующей оптимизации равного значения. Если коэффициенты антисимметричны, выходной сумматор становится вычитанием.
Частично последовательная систолическая архитектура (1 <N <L)
Когда вы устанавливаете параметр Filter structure на Partly serial systolic, и вы выбираете фактор сериализации, N, таким образом, что N меньше количества коэффициентов, но больше, чем один, блок реализует частично последовательную систолическую архитектуру. Последовательная реализация использует M = перекройте (L/N)M интерполяционные таблицы. Расчет, выполняемый каждым блоком DSP, сериализируется. Входными выборками с блоком должен быть, по крайней мере, N циклы независимо. Задержкой блока является M + перекройте (+ 5 L/M).
Эта таблица показывает использование ресурса постсинтеза для HDL-кода, сгенерированного из Частично Последовательного Систолического КИХ-примера Реализации Фильтра. Реализация для КИХ-фильтра с 32 касаниями с 16-битным входом, 16-битными коэффициентами и фактором сериализации 8 циклов между допустимыми входными выборками. Синтез предназначается для Xilinx Virtex-6 (XC6VLX240T-1FF1156) FPGA. Global HDL reset type является Synchronous и Minimize clock enables выбран.
| Ресурс | Использование |
|---|---|
| LUT | 192 |
| FFS | 606 |
| Xilinx LogiCORE DSP48 | 5 |
После места и маршрута, максимальная тактовая частота проекта составляет 376 МГц.
Полностью Последовательная систолическая архитектура (N ≥ L)
Когда вы устанавливаете параметр Filter structure на Partly serial systolic, и вы выбираете, сериализация учитывают таким образом что NLL коэффициенты. Входными выборками должен быть, по крайней мере, N циклы независимо. Задержкой блока является L+ 5 .
