FIR Decimation HDL Optimized
Децимирующий фильтр конечной импульсной характеристики (FIR) — оптимизированный для генерации HDL-кода
- Библиотека:
Поддержка HDL DSP System Toolbox / фильтрация
Описание
Блок FIR Decimation HDL Optimized реализует многофазный КИХ-децимирующий фильтр, который оптимизирован для генерации HDL-кода. Блок обеспечивает благоприятный для оборудования интерфейс с управляющими сигналами ввода и вывода. Обеспечить точную циклом симуляцию сгенерированного HDL-кода, модели блока архитектурная задержка включая конвейерные регистры и разделение ресурсов.
Блок принимает скалярный или векторный вход. Когда вы используете векторный вход, фактором децимации должно быть целочисленное кратное размер вектора. Блок использует односкоростную реализацию. Выход является скаляром, и допустимый сигнал указывает, какие выборки допустимы после децимации. Форма волны показывает входной вектор четырех выборок и фактор децимации восемь. Выходная выборка допустима каждый второй цикл.
Блок обеспечивает две структуры фильтра. Систолическая архитектура прямой формы обеспечивает полностью параллельную реализацию, которая делает эффективное использование блоков Xilinx® DSP и Intel®. Транспонированная архитектура прямой формы является полностью параллельной реализацией, которая подходит для приложений ASIC и FPGA. Для реализации фильтра, которая совпадает со множителями, конвейерные регистры и предварительные сумматоры к настройке DSP вашего поставщика FPGA, задают ваше целевое устройство, когда вы генерируете HDL-код.
Блок реализует один фильтр для каждой выборки во входном векторе. Блок затем совместно использует этот фильтр между многофазными подфильтрами путем перемежения коэффициентов подфильтра вовремя.
Для КИХ-децимирующего фильтра с входным размером, больше фактор децимации или последовательная реализация HDL (скаляр ввел только), используйте блок FIR Decimation вместо этого блока.
Порты
Входной параметр
Вывод
Параметры
Примеры модели
Советы
Сбросьте поведение
По умолчанию блок FIR Decimation HDL Optimized соединяет сгенерированный глобальный сброс HDL только с регистрами пути к управлению. Два параметра сброса, Enable reset input port и Use HDL global reset, соединяют сигнал сброса с регистрами информационного канала. Из-за дополнительной маршрутизации и загрузки на сигнал сброса, сбрасывая регистры информационного канала может уменьшать эффективность синтеза.
Параметр Enable reset input port включает порт reset на блоке. Сигнал сброса реализует локальный синхронный сброс регистров информационного канала. Для оптимального использования ресурсов FPGA эта опция не соединяет сигнал сброса с регистрами, предназначенными с блоками DSP FPGA.
Параметр Use HDL global reset соединяет сгенерированный глобальный сигнал сброса HDL с регистрами информационного канала. Этот параметр не изменяет внешний вид блока или изменяет поведение симуляции в Simulink. Сгенерированный глобальный сброс HDL может быть синхронным или асинхронным в зависимости от HDL Code Generation> Global Settings> параметр Reset type в модели Configuration Parameters. В зависимости от вашего устройства, с помощью глобального сброса может переместить регистры из блоков DSP и увеличить использование ресурса.
Когда вы выбираете Enable reset input port и параметры Use HDL global reset вместе, глобальная переменная и локальные сигналы сброса очищают регистры информационного канала и управление.
Сбросьте факторы для сгенерированных испытательных стендов
FPGA в инициализации цикла обеспечивает глобальный сброс, но автоматически не обеспечивает локальный сброс. Параметрами сброса по умолчанию регистры информационного канала, которые не сбрасываются, могут привести к FPGA в цикле (FIL) несоответствия, если вы запускаете модель FIL несколько раз, не сбрасывая плату. Выберите Use HDL global reset, чтобы сбросить регистры информационного канала автоматически, или выбрать Enable reset input port и утверждать локальный сброс в вашей модели, таким образом, сигнал сброса становится частью испытательного стенда FIL Simulink.
Сгенерированный испытательный стенд HDL обеспечивает глобальный сброс, но автоматически не обеспечивает локальный сброс. Параметрами сброса по умолчанию и Параметрами конфигурации сброса регистра по умолчанию, сгенерированный HDL-код включает начальное значение симуляции для регистров информационного канала. Однако, если вы обеспокоены
X- распространение в вашем проекте, можно установить HDL Code Generation> Global Settings> Coding style> параметр No-reset register initialization в Параметрах конфигурации кDo not initialize. В этом случае, с блоком по умолчанию сбрасывает параметры, регистры информационного канала, которые не сбрасываются, могут вызватьX- распространение на информационном канале в начале симуляции HDL. Выберите Use HDL global reset, чтобы сбросить регистры информационного канала автоматически, или выбрать Enable reset input port и утверждать локальный сброс в вашей модели, таким образом, сигнал сброса становится частью сгенерированного испытательного стенда HDL.
Алгоритмы
Блок реализует многофазный набор фильтров, где коэффициенты фильтра разложены на подфильтры Decimation factor. Если длина фильтра не является делимой значением параметров Decimation factor, то нулевые клавиатуры блока коэффициенты.
Схема показывает многофазный набор фильтров со скалярным входом и набором параметров Decimation factor к четыре. Четыре набора анализируемых коэффициентов чередованы вовремя по одному подфильтру.
Следующая схема показывает многофазный набор фильтров для входного вектора четырех значений и набора параметров Decimation factor к восемь. Каждый из четырех подфильтров имеет два набора коэффициентов, чередованных вовремя.
Каждый подфильтр реализован с блоком Discrete FIR Filter HDL Optimized. Сумматор при выходе является конвейерным, чтобы вместить более высокие частоты синтеза. Для получения дополнительной информации архитектуры смотрите Полностью Параллельную Систолическую Архитектуру, Полностью Параллельную Транспонированную Архитектуру и Комплексные разделы Множителей по странице с описанием блока Discrete FIR Filter HDL Optimized.
Примечание
Выход блока FIR Decimation HDL Optimized не совпадает с выходом от выборки для выборки блока FIR Decimation. Это различие в основном из-за фазы, что выборки применяются через подфильтры. Чтобы совпадать с блоком FIR Decimation, применяйтесь, Decimation factor – 1 обнуляет с блоком FIR Decimation HDL Optimized в начале потока данных.
Блок FIR Decimation также использует немного отличающиеся типы данных для вычислений полной точности. Различные типы данных могут также ввести различия в выходных значениях, если значения переполняют внутренних типов данных.