Когда вы разделите свой проект на аппаратные и программные компоненты, используйте HDL Workflow Advisor HDL Coder™, чтобы предназначаться для вашего проекта на автономных платах FPGA, устройствах SoC и FPGA Speedgoat модули IO. Проект состоит из алгоритма DUT, для которого вы генерируете код RTL и ядро IP. Можно интегрировать ядро IP в исходный проект для целевой платформы. Чтобы протестировать базовую функциональность IP HDL, можно использовать модель интерфейса сгенерированного программного обеспечения или скрипт программного интерфейса.
Проект модели для ведомой интерфейсной генерации AXI4
Как спроектировать вашу модель для AXI4 или AXI4-облегченные интерфейсы для скалярных или векторных портов и считать назад значения.
Проект модели для AXI4-потоковой генерации интерфейса
Как спроектировать вашу модель для AXI4-потокового вектора, или скаляр соединяют интерфейсом с генерацией.
Проект модели для AXI4-потоковой генерации видеоинтерфейса
Как спроектировать вашу модель для генерации ядра IP с AXI4-потоковыми видеоинтерфейсами.
Проект модели для основной интерфейсной генерации AXI4
Описание Основного протокола AXI4, и как можно спроектировать модель для генерации ядра IP с AXI4-основными интерфейсами.
Сгенерируйте программный интерфейс, чтобы зондировать и быстрое прототипирование ядро IP HDL
Сгенерируйте интерфейс модели программного интерфейса или скрипт программного интерфейса, чтобы связаться с ядром IP HDL и выполнить быстрое прототипирование.
Создайте скрипт программного интерфейса, чтобы управлять и ядро IP HDL быстрого прототипирования
Создать fpga объект и скрипт программного интерфейса автора путем конфигурирования интерфейсов и информации об отображении порта, чтобы управлять ядром IP HDL.
