Эта страница описывает параметры конфигурации в разделе Clock Settings theHDL Code Generation> панель Global Settings диалогового окна Configuration Parameters. Используя эти параметры, можно указать, что имя часов включает входной порт, и для внутренних часов включают сигналы в сгенерированном коде.
Укажите, что имя для часов включает входной порт в сгенерированном HDL-коде.
Значение по умолчанию:
clk_enable
Войдите часы включают имя входного порта в сгенерированном HDL-коде как вектор символов.
Например, если вы задаете 'filter_clock_enable'
для генерирующейся подсистемы filter_subsys
, сгенерированное объявление сущности может выглядеть можно следующим образом:
ENTITY filter_subsys IS PORT( clk : IN std_logic; filter_clock_enable : IN std_logic; reset : IN std_logic; filter_subsys_in : IN std_logic_vector (15 DOWNTO 0); filter_subsys_out : OUT std_logic_vector (15 DOWNTO 0); ); END filter_subsys;
Часы включают входной сигнал, утверждается возбуждаемый высоким уровнем сигнала (1). Таким образом входное значение должно быть высоким для регистров сгенерированной сущности, которые будут обновлены.
Если вы задаете VHDL® или зарезервированное слово Verilog®, генератор кода добавляет строку постфикса зарезервированного слова, чтобы сформировать допустимый идентификатор VHDL или Verilog. Например, если вы задаете зарезервированное слово signal
, получившейся строкой имени был бы signal_rsvd
.
Свойство:
ClockEnableInputPort |
Ввод: символьный вектор |
Значение: допустимый идентификатор на выходном языке |
Значение по умолчанию:
'clk_enable' |
Чтобы установить это свойство, использовать hdlset_param
или makehdl
. Чтобы просмотреть значение свойства, использовать hdlget_param
.
Например, можно задать это свойство, когда вы генерируете HDL-код для symmetric_fir
подсистема в sfir_fixed
модель с помощью любого из этих методов.
Передайте свойство в качестве аргумента к makehdl
функция.
makehdl('sfir_fixed/symmetric_fir', ... 'ClockEnableInputPort','clken')
Когда вы используете hdlset_param
, можно установить параметр на модели и затем сгенерировать использование HDL-кода makehdl
.
hdlset_param('sfir_fixed','ClockEnableInputPort','clken') makehdl('sfir_fixed/symmetric_fir')
Задайте базовое имя, когда вектор символов для внутренних часов включает и другие сигналы управления потоками в сгенерированном коде.
Значение по умолчанию:
'enb'
То, где только одни часы включают, сгенерировано, Enable prefix указывает, что имя сигнала для внутренних часов включает сигнал.
В некоторых случаях генератор кода может сгенерировать, несколько синхронизируют, включают сигналы. Например, если вы задаете каскадную реализацию блока для определенных блоков, несколько синхронизируют, включают сигналы, сгенерированы. В таких случаях Enable prefix указывает, что основное имя сигнала для первых часов включает, который сгенерирован. Поскольку другие часы включают сигналы, числовые теги добавлены к Enable prefix, чтобы сформировать уникальные имена сигнала. Например, следующий фрагмент кода иллюстрирует два, синхронизируют, включает, которые были сгенерированы, когда Enable prefix был установлен в 'test_clk_enable'
:
COMPONENT mysys_tc PORT( clk : IN std_logic; reset : IN std_logic; clk_enable : IN std_logic; test_clk_enable : OUT std_logic; test_clk_enable_5_1_0 : OUT std_logic ); END COMPONENT;
Свойство:
EnablePrefix |
Ввод: символьный вектор |
Значение по умолчанию:
'enb' |
Чтобы установить это свойство, использовать hdlset_param
или makehdl
. Чтобы просмотреть значение свойства, использовать hdlget_param
.
Например, можно задать это свойство, когда вы генерируете HDL-код для symmetric_fir
подсистема в sfir_fixed
модель с помощью любого из этих методов.
Передайте свойство в качестве аргумента к makehdl
функция.
makehdl('sfir_fixed/symmetric_fir', ... 'EnablePrefix','int_enable')
Когда вы используете hdlset_param
, можно установить параметр на модели и затем сгенерировать использование HDL-кода makehdl
.
hdlset_param('sfir_fixed','EnablePrefix','int_enable') makehdl('sfir_fixed/symmetric_fir')