Выходные параметры генерации испытательного стенда

Эта страница описывает параметры конфигурации, которые находятся в разделе HDL Code Generation> Test Bench> Test Bench Generation Output диалогового окна Configuration Parameters. Используя параметры в этом разделе, можно задать тип испытательного стенда, чтобы сгенерировать для проверки HDL-кода и инструмента симуляции.

Испытательный стенд HDL

Включите или отключите генерацию испытательного стенда HDL.

Настройки

Значение по умолчанию: выбранный

On

Включите генерацию кода испытательного стенда HDL. Генератор кода создает испытательный стенд HDL путем выполнения симуляции Simulink^®, чтобы получить входные векторы и ожидаемые выходные данные для DUT.

Этот испытательный стенд является испытательным стендом по умолчанию, который HDL Coder™ генерирует для вашей модели. Если у вас уже нет сгенерированного кода для вашей модели, рабочая генерация испытательного стенда HDL также генерирует код для вашего DUT.

Задайте свой симулятор HDL в меню Simulation tool. HDL Coder генерирует build-run скрипты для средства моделирования, которое вы задаете.

Off

Подавите генерацию кода испытательного стенда HDL. Можно использовать эту опцию, когда вы используете альтернативный испытательный стенд.

Зависимости

Убедитесь, что выбранная система является DUT. Эта опция отключена, если вы выбираете целую модель.

Этот флажок включает опции в разделе Configuration панели Test Bench. Выберите Simulation tool, чтобы сгенерировать скрипты, чтобы создать и запустить испытательный стенд.

Информация о командной строке

Свойство: GenerateHDLTestBench

Ввод: символьный вектор

Значение: 'on' | 'off'

Значение по умолчанию: 'on'

Чтобы установить это свойство, использовать hdlset_param или makehdltb. Чтобы просмотреть значение свойства, использовать hdlget_param.

Например, чтобы сгенерировать испытательный стенд HDL для sfir_fixed/symmetric_fir Подсистема, передайте DUT в качестве аргумента к makehdltb функция.

makehdltb('sfir_fixed/symmetric_fir')

Модель Cosimulation

Включите или отключите генерацию модели включая блок HDL Cosimulation. Эта опция требует лицензии HDL Verifier™. После того, как вы устанавливаете этот флажок, задаете ваш Simulation tool. Можно выбрать Mentor Graphics^® ModelSim^® или Cadence Incisive^® для cosimulation. Пользовательские настройки скрипта не поддерживаются с этим испытательным стендом.

Генератор кода конфигурирует сгенерированные блоки HDL Cosimulation, чтобы соответствовать порту и интерфейсу типа данных DUT, выбранного для генерации кода. Путем соединения блока HDL Cosimulation с моделью вместо DUT вы можете cosimulate ваш проект с желаемым средством моделирования.

Кодер добавляет вектор символов что CosimLibPostfix свойство задает к именам сгенерированных блоков HDL Cosimulation.

Настройки

Значение по умолчанию: не выбранный

Зависимости

Убедитесь, что выбранная система является DUT. Эта опция отключена, если вы выбираете целую модель.

Информация о командной строке

Свойство: GenerateCoSimBlock

Ввод: символьный вектор

Значение: 'on' | 'off'

Значение по умолчанию: 'off'

Свойство: GenerateCoSimModel

Ввод: символьный вектор

Значение: 'ModelSim' | 'Incisive'|'None'

Значение по умолчанию: 'ModelSim'

Например, можно включить GenerateCoSimModel свойство, когда вы генерируете испытательный стенд для symmetric_fir подсистема в sfir_fixed модель с помощью любого из этих методов.

Передайте свойство в качестве аргумента к makehdltb функция.

makehdltb('sfir_fixed/symmetric_fir', ... 
            'GenerateCoSimModel','ModelSim')

Когда вы используете hdlset_param, можно установить параметр на модели и затем сгенерировать использование HDL-кода makehdltb.
```
hdlset_param('sfir_fixed','GenerateCoSimModel','ModelSim')
makehdltb('sfir_fixed/symmetric_fir')
```

Смотрите также

Испытательный стенд SystemVerilog DPI

Включите или отключите генерацию испытательного стенда SystemVerilog DPI. Выберите свой симулятор HDL в Simulation tool. Для испытательного стенда SystemVerilog DPI можно выбрать Mentor Graphics ModelSim, Cadence Incisive, Synopsys^®VCS^® или Xilinx^® Vivado^®. Пользовательские настройки скрипта не поддерживаются с этим испытательным стендом.

Когда вы устанавливаете это свойство, генератор кода генерирует компонент интерфейса программирования на машинном языке (DPI) для вашей целой модели Simulink, включая ваш DUT и источники данных. Ваша целая модель должна поддержать генерацию кода C с Simulink Coder™. Генератор кода генерирует испытательный стенд SystemVerilog, который сравнивает выход компонента DPI с выходом реализации HDL вашего DUT. Кодер также создает совместно использованные библиотеки и генерирует скрипт симуляции для средства моделирования, которое вы выбираете.

Рассмотрите использование этой опции, если испытательный стенд HDL по умолчанию занимает много времени, чтобы сгенерировать или симулировать. Генерация испытательного стенда DPI иногда быстрее, чем версия по умолчанию, потому что это не запускает полную симуляцию Simulink, чтобы создать данные об испытательном стенде. Симуляция испытательного стенда DPI с большим набором данных быстрее, чем версия по умолчанию, потому что это не хранит вход или ожидаемые данные в отдельном файле.

Чтобы использовать эту функцию, у вас должны быть лицензии Simulink Coder и HDL Verifier. Чтобы запустить испытательный стенд SystemVerilog со сгенерированным кодом VHDL, у вас должна быть лицензия симуляции на разных языках на ваш симулятор HDL.

Настройки

Значение по умолчанию: не выбранный

Зависимости

Убедитесь, что выбранная система является DUT. Эта опция отключена, если вы выбираете целую модель.

Ограничения

Ваша подсистема DUT должна ответить следующим условиям:

Типы входных и выходных данных DUT не могут быть больше, чем 64 бита.
Порты ввода и вывода DUT не могут использовать перечисленные типы данных.
Порты ввода и вывода не могут быть типами данных с двойной точностью или с одинарной точностью.
DUT не может иметь нескольких часов. Необходимо установить опцию генерации кода Clock inputs на Single.
Use trigger signal as clock не должен быть выбран.
Если DUT использует векторные порты, необходимо использовать Scalarize vector ports, чтобы сгладить интерфейс.

Информация о командной строке

Свойство: GenerateSVDPITestBench

Ввод: символьный вектор

Значение: 'ModelSim' | 'Incisive'|'Custom'|'VCS'|'Vivado'

Значение по умолчанию: 'ModelSim'

Передайте свойство в качестве аргумента к makehdltb функция.

makehdltb('sfir_fixed/symmetric_fir', ... 
            'GenerateSVDPITestBench','ModelSim')

Когда вы используете hdlset_param, можно установить параметр на модели и затем сгенерировать использование HDL-кода makehdltb.
```
hdlset_param('sfir_fixed','GenerateSVDPITestBench','ModelSim')
makehdltb('sfir_fixed/symmetric_fir')
```

Смотрите также

Инструмент Simulation

Средство моделирования, куда вы запустите сгенерированные испытательные стенды. Инструмент генерирует скрипт, чтобы создать и запустить ваш HDL-код и испытательный стенд.

Настройки

Mentor Graphics ModelSim: Эта опция является значением по умолчанию. HDL Coder генерирует выбранные типы испытательных стендов для использования с Mentor Graphics ModelSim.
Cadence Incisive: Кодер генерирует выбранные типы испытательных стендов для использования с Острым Тактовым сигналом.
Custom: Выбирание этой опции включает пользовательские опции скрипта на панели EDA Tool Scripts.
VCS: Это средство моделирования поддерживается только для SystemVerilog DPI test bench.
Vivado: Это средство моделирования поддерживается только для SystemVerilog DPI test bench.

Зависимости

Убедитесь, что выбранная система является DUT. Эта опция отключена, если вы выбираете целую модель.

Информация о командной строке

Для испытательного стенда HDL используйте SimulationTool свойство. Для cosimulation используйте GenerateCosimModel свойство. Для испытательного стенда SystemVerilog DPI используйте GenerateSVDPITestbench свойство.

Свойство: SimulationTool

Ввод: символьный вектор

Значение: 'Mentor Graphics ModelSim' | 'Cadence Incisive'|'Custom'

Значение по умолчанию: 'Mentor Graphics ModelSim'

Свойство: GenerateCosimModel

Ввод: символьный вектор

Значение: 'ModelSim' | 'Incisive'|None

Значение по умолчанию: 'ModelSim'

Свойство: GenerateSVDPITestbench

Ввод: символьный вектор

Значение: 'ModelSim' | 'Incisive'|'Custom'|'VCS'|'Vivado'

Значение по умолчанию: 'ModelSim'

Покрытие HDL-кода

Включите или отключите флаги покрытия HDL-кода в сгенерированных скриптах средства моделирования

С этой включенной опцией, когда вы запускаете симуляцию HDL, покрытие кода собрано для вашего сгенерированного испытательного стенда. Задайте свой симулятор HDL в SimulationTool свойство. Кодер генерирует build-run скрипты для средства моделирования, которое вы задаете.

Настройки

Значение по умолчанию: не выбранный

Зависимости

Убедитесь, что выбранная система является DUT. Эта опция отключена, если вы выбираете целую модель.

Информация о командной строке

Свойство: HDLCodeCoverage

Ввод: символьный вектор

Значение: 'on' | 'off'

Значение по умолчанию: 'off'

Например, можно включить HDLCodeCoverage свойство, когда вы генерируете испытательный стенд для symmetric_fir подсистема в sfir_fixed модель с помощью любого из этих методов.

Передайте свойство в качестве аргумента к makehdltb функция.
```
makehdltb('sfir_fixed/symmetric_fir', ... 
            'HDLCodeCoverage','on')
```
Когда вы используете hdlset_param, можно установить параметр на модели и затем сгенерировать использование HDL-кода makehdltb.
```
hdlset_param('sfir_fixed','HDLCodeCoverage','on')
makehdltb('sfir_fixed/symmetric_fir')
```

Документация