Оба программных обеспечения HDL Coder™ и HDL Verifier™ включают набор предопределенных плат FPGA, можно использовать с Тюремщиком или FPGA в цикле (FIL) рабочие процессы. Можно просмотреть списки этих поддерживаемых плат в HDL Workflow Advisor или в мастере FIL. С менеджером Совета FPGA можно добавить дополнительные платы, чтобы использовать любой из этих рабочих процессов. Чтобы добавить плату, вам нужна релевантная информация из документации спецификации платы.
Менеджер Совета FPGA является концентратором для доступа к мастерам и диалоговым окнам, которые берут вас через шаги, необходимые, чтобы создать пользовательскую конфигурацию платы. Можно также получить доступ к опциям для:
Импорт пользовательской платы
Копирование файла определения платы для дальнейшей модификации
Проверка новой платы
Вы управляете FPGA пользовательские платы через следующие пользовательские интерфейсы:
Менеджер Совета FPGA: портал к добавлению, импорту, удалению, и в противном случае файлам определения платы управления.
Новый Мастер Совета FPGA: Этот мастер проводит вас по созданию пользовательского файла определения платы с информацией, которую вы получаете из документации спецификации платы.
Редактор Совета FPGA: пользовательский интерфейс для просмотра или редактирования информации о плате.
Чтобы начаться, рассмотрите Требования Совета FPGA и затем выполните шаги, описанные в, Создают Пользовательское Определение Совета FPGA.
Выберите одну из следующих ссылок, чтобы просмотреть текущий список поддерживаемых семейств устройств FPGA:
Для использования с FPGA в цикле (FIL) смотрите Поддерживаемые Семейства Устройств FPGA для Индивидуальной настройки Совета.
Для использования с Тюремщиком FPGA смотрите Поддерживаемые Семейства Устройств FPGA для Индивидуальной настройки Совета (HDL Coder).
Altera® Quartus® II или Xilinx® ISE требуются. См. документацию по продукту для HDL Coder или HDL Verifier для определенных требуемых версий программного обеспечения.
Следующие инструменты MathWorks® требуются, чтобы использовать Тюремщик FPGA или FIL.
| Рабочий процесс | Необходимые инструменты |
|---|---|
| FPGA в цикле |
|
| Тюремщик FPGA |
|
Чтобы использовать макетную плату FPGA, убедитесь, что у вас есть следующие ресурсы FPGA:
Часы: Требуется внешний таймер, соединенный с FPGA. Часы могут быть дифференциалом или несимметричный. Принятая тактовая частота от 5 МГц до 300 МГц. Когда используется с FIL, существуют дополнительные требования к тактовой частоте (см. Требования соединения Ethernet для FPGA в цикле).
Сброс: внешний сигнал сброса, соединенный с FPGA, является дополнительным. Когда предоставлено, этот сигнал функционирует как глобальный сброс к проекту FPGA.
JTAG загружают кабель: JTAG загружает кабель, который соединяет хост - компьютер, и плата FPGA требуется для программирования FPGA. FPGA должен быть программируемым использованием УДАР Xilinx или Altera Куарт II.
Поддерживаемый Ethernet Устройство PHY. На плате FPGA MAC Ethernet реализован в FPGA. Ethernet чип PHY требуется, чтобы быть на плате FPGA, чтобы соединить физический носитель со слоем Media Access (MAC) в FPGA.
Примечание
При программировании FPGA HDL Verifier принимает, что существует только один кабель загрузки, соединенный с Хостом - компьютером. Это также принимает, что программное обеспечение для программирования FPGA автоматически распознает кабель. В противном случае используйте программное обеспечение для программирования FPGA, чтобы программировать ваш FPGA с правильными опциями.
Функция FIL тестируется со следующим Ethernet микросхемы PHY и не может работать с другим Ethernet устройства PHY.
| Ethernet чип PHY | Тест |
|---|---|
| Marvell® Alaska 88E1111 | Для GMII, RGMII, SGMII и 100 Основ-T интерфейсы MII |
| National Semiconductor DP83848C | Для 100 интерфейсов Base-T MII только |
Ethernet Интерфейс PHY. Ethernet чип PHY должен быть соединен с FPGA с помощью одного из следующих интерфейсов:
| Интерфейс | Примечание |
|---|---|
| Гигабитные СМИ независимый интерфейс (GMII) | Скорость на только 1 000 Мбит/с поддерживается с помощью этого интерфейса. |
| Уменьшаемые гигабитные СМИ независимый интерфейс (RGMII) | Скорость на только 1 000 Мбит/с поддерживается с помощью этого интерфейса. |
| Последовательные гигабитные СМИ независимый интерфейс (SGMII) | Скорость на только 1 000 Мбит/с поддерживается с помощью этого интерфейса. |
| СМИ независимый интерфейс (MII) | Скорость на только 100 Мбит/с поддерживается с помощью этого интерфейса. |
Примечание
Для GMII TXCLK (сигнал часов для сигнала на 10/100 мегабит) не требуется сигнал, потому что скорость на только 1 000 Мбит/с поддерживается.
В дополнение к стандартным сигналам интерфейса GMII/RGMII/SGMII/MII FPGA в цикле также требует Ethernet сигнал сброса чипа PHY (ETH_RESET_n). Этот возбуждаемый низким уровнем сигнала сигнал сброса выполняет оборудование PHY, сброшенное FPGA. Это является возбуждаемым низким уровнем сигнала.
Специальные Факторы Синхронизации для RGMII. Когда интерфейс RGMII используется, MAC на FPGA принимает, что данные выравниваются с ребрами ссылочных часов, как задано в исходном стандарте RGMII v1.3. В этом случае Конструкции печатной платы обеспечивают дополнительную задержку трассировки сигналов часов.
Стандарт RGMII v2.0 позволяет передатчику интегрировать эту задержку так, чтобы задержка Платы ПК не требовалась. Marvell Аляска 88E1111 имеет внутренние регистры, чтобы добавить внутренние задержки с часами TX и RX. Внутренние задержки не добавляются по умолчанию, что означает, что необходимо использовать модуль MDIO, чтобы сконфигурировать Marvell 88E1111, чтобы добавить внутренние задержки. Для получения дополнительной информации о модуле MDIO см. ввод-вывод FIL.
Специальное Требование Тактовой частоты для Интерфейса GMII/RGMII/SGMII. Когда интерфейсы GMII/RGMII/SGMII используются, FPGA требует, чтобы точные часы на 125 МГц управляли коммуникацией на 1 000 Мбит/с. Эти часы выведены из предоставленного внешнего таймера пользователя с помощью модуля тактовой синхронизации или PLL.
Не все частоты внешнего таймера могут вывести точную тактовую частоту на 125 МГц. Приемлемые тактовые частоты варьируются в зависимости от семейства устройств FPGA. Рекомендуемые тактовые частоты равняются 50, 100, 125, и 200 МГц.
| Поставщик | Необходимое оборудование | Необходимое программное обеспечение |
|---|---|---|
| Intel® | Бластер USB I или Бластер USB II кабелей загрузки |
|
| Xilinx | Кабель загрузки Digilent®.
|
|
Кабель USB-JTAG FTDI
| Поддерживаемый для операционных систем Windows. Примечание USB FTDI поддержка JTAG только доступен для MATLAB как Ведущее устройство AXI и для Сбора данных FPGA. | |
| Microsemi® | Связь JTAG, не поддержанная | |
