Разработайте дизайн и испытательный стенд в Simulink и сгенерируйте эквивалентную симуляцию для среды Универсальной методологии верификации (UVM) с помощью uvmbuild. Связанные примеры показывают, как вы можете расширить этот испытательный стенд, чтобы совершенствовать вашу верификацию с помощью специфичных для протокола драйверов, ограниченных случайных последовательностей, и параметрировали табло.

Переместитесь от простого поведенческого интерфейса DUT до интерфейса RTL DUT, который использует Облегченные и Потоковые протоколы шины AXI AXI. Несколько из компонентов UVM должны измениться, такие как драйвер и монитор, но исходная структура испытательного стенда и последовательность и компоненты табло могут быть снова использованы без модификации.

Добавьте ограниченную случайную верификацию в испытательный стенд Универсальной методологии верификации (UVM), сгенерированный от Simulink. И параметры Simulink и входные порты к генерации стимула приводят к randomizable элементам данных класса последовательности в испытательном стенде UVM. С помощью стандартного наследования классов UVM и переопределений фабрики, инженер верификации проекта может добавить новые и ценные ограниченные случайные тестовые сценарии в их тестовый набор UVM.

Управляйте параметрами средства проверки ответа в испытательном стенде UVM, сгенерированном от Simulink. Такая параметризация помогает инженеру верификации проекта снова использовать табло в соответствии с различными сценариями тестирования. Параметры Simulink к средству проверки приведут к объекту настройки, значения которого могут быть установлены в выведенном тестовом классе (рандомизированный или не) или непосредственно через командную строку плюс аргумент.

Использует функцию uvmbuild, чтобы сгенерировать испытательный стенд Универсальной методологии верификации (UVM), который включает драйвер UVM и монитор из проекта Simulink® и испытательного стенда.