FPGA в цикле

Протестируйте проект в оборудовании (требует HDL Verifier™),

Когда вы генерируете HDL-код в HDL Workflow Advisor, можно загрузить сгенерированный код в плату FPGA. Можно опционально сгенерировать модель Simulink®, которая включает блок FPGA-in-the-Loop, который связывается с проектом HDL, работающим на плате FPGA. Модель также включает вашу исходную генерацию стимула Simulink, поведенческую модель и блоки, которые отображают или анализируют выходные данные. Модель сравнивает выход блока FPGA-in-the-Loop против выхода исходной подсистемы.

Чтобы использовать эту функцию, необходимо установить Пакет Поддержки HDL Verifier для плат Altera® FPGA или Xilinx®. Смотрите HDL Verifier Поддерживаемые аппаратные средства (HDL Verifier).

Классы

hdlcoder.WorkflowConfigСконфигурируйте рабочие процессы развертывания и генерация HDL-кода

Параметры конфигурации Simulink

развернуть все

Темы

Симуляция FIL с HDL Workflow Advisor для Simulink (HDL Verifier)

Сгенерируйте FPGA в модели цикла использование HDL Workflow Advisor.

FPGA в рабочих процессах симуляции цикла (HDL Verifier)

Выберите между генерацией блока или Системы object™, и решите, использовать ли Мастер FIL или HDL Workflow Advisor.

Запустите рабочий процесс HDL со скриптом

Экспортируйте, импортируйте или сконфигурируйте скрипт команды CLI Рабочего процесса HDL.

Начало работы с интерфейсом командной строки рабочего процесса HDL

В этом примере показано, как использовать HDL Workflow Advisor, чтобы запустить рабочие процессы HDL от командной строки и 'Экспорта в скрипт' функциональность.

Сопутствующая информация

Для просмотра документации необходимо авторизоваться на сайте