Exponenta Banner

socExportReferenceDesign

Экспортируйте пользовательский исходный проект для HDL Workflow Advisor

свернуть все на странице

Синтаксис

socExportReferenceDesign(topModelName)
socExportReferenceDesign(topModelName,Name,Value)

Описание

пример

socExportReferenceDesign(topModelName) экспортирует пользовательский исходный проект из модели SoC Blockset™ с именем topModelName. Чтобы создать модель SoC Blockset, необходимо выполнить одно из этих действий.

Используйте этот экспортируемый проект с HDL Workflow Advisor (требует лицензии HDL Coder™). Используйте эту функцию, чтобы устранить ручные шаги для создания пользовательского исходного проекта, как описано в Пользовательском Исходном проекте (HDL Coder). Используйте экспортируемый исходный проект в рабочем процессе генерации ядра IP с HDL Workflow Advisor. Для получения дополнительной информации смотрите Основы Элемента кода Hardware Software (HDL Coder).

Для получения дополнительной информации о приложении HDL Workflow Advisor, смотрите Начало работы с HDL Workflow Advisor (HDL Coder).

Чтобы использовать эту функцию, необходимо сначала установить Xilinx® Vivado® или Intel® Quartus®.

пример

socExportReferenceDesign(topModelName,Name,Value) задает опции с помощью одного или нескольких аргументов пары "имя-значение".

Примеры

свернуть все

Экспортируйте пользовательский исходный проект от soc_image_rotaion.slx модель.

socExportReferenceDesign('soc_image_rotation')

Экспортируйте пользовательский исходный проект от soc_hwsw_stream_top модель.

  • Исключите DUT, названный "Обертка Алгоритма FPGA" от исходного проекта.

  • Поместите сгенерированный выход в папку C:/Work.

  • Сгенерируйте файл определения платы с именем платы "Мой Совет ZC706". Это имя появляется в меню Target platform в приложении HDL Workflow Advisor.

  • Сгенерируйте файл определения исходного проекта с именем проекта My ZC706 Design.

socExportReferenceDesign('soc_hwsw_stream_top',...
    'DUTName','FPGA Algorithm Wrapper',...
    'Folder','C:/Work',...
    'TargetPlatform','My ZC706 Board',...
    'ReferenceDesign','My ZC706 Design')

Входные параметры

свернуть все

Имя главной модели Simulink в виде вектора символов или строкового скаляра. Исходный проект экспортируется от topModelName модель. Эта модель должна быть моделью SoC Blockset.

Пример: 'soc_hw_sw_stream_top' задает модель с именем 'soc_hw_sw_stream_top'.

Типы данных: char | string

Аргументы в виде пар имя-значение

Задайте дополнительные разделенные запятой пары Name,Value аргументы. Name имя аргумента и Value соответствующее значение. Name должен появиться в кавычках. Вы можете задать несколько аргументов в виде пар имен и значений в любом порядке, например: Name1, Value1, ..., NameN, ValueN.

Пример: socExportReferenceDesign('soc_image_rotation','Folder','refDesignFolder') экспортирует исходный проект из модели soc_image_rotation, и помещает сгенерированные файлы в папку под названием refDesignFolder.

Имя подсистемы DUT, чтобы исключить из исходного проекта в виде вектора символов или строкового скаляра. Когда существует один DUT в модели, функция выводит DUTName и наборы это как имя DUT в модели. Необходимо задать этот аргумент пары "имя-значение", когда модель FPGA имеет больше чем один DUT.

Пример: 'soc_image_rotation_fpga/ImageRotation'

Типы данных: char | string

Местоположение папки для экспортируемых файлов исходного проекта в виде вектора символов или строкового скаляра. Если не заданный, файлы помещаются в папку под названием topModelName_refdesign, где topModelName имя модели.

Пример: 'C:/Work/refDesign'

Типы данных: char | string

Имя целевой платформы в виде разделенной запятой пары, состоящей из 'TargetPlatform' и вектор символов или строковый скаляр. Когда вы не задаете это значение, имя целевой платформы совпадает со значением параметров Hardware Board в параметрах конфигурации модели SoC. В инструменте HDL Workflow Advisor это имя целевой платформы появляется как TargetPlatform (сгенерированный SoC Blockset), где TargetPlatform значение для этого аргумента пары "имя-значение".

Пример: 'Xilinx Zynq ZC706 evaluation kit'

Типы данных: char | string

Имя сгенерированного исходного проекта в виде разделенной запятой пары, состоящей из 'ReferenceDesign' и вектор символов или строковый скаляр. Когда вы не задаете это значение, именем сгенерированного исходного проекта является topModelName модель, где topModelName задан входом topModelName.

Пример: 'My ZC706 Design'

Типы данных: char | string

Смотрите также

| (HDL Coder)

Темы

Введенный в R2020a

Документация SoC Blockset

Поддержка