Базовая полоса демодулятора M-PSK

Демодуляция PSK-модулированных данных

Библиотека:
Набор средств связи/модуляция/цифровая модуляция основной полосы частот/PM
Коммуникационный инструментарий Поддержка HDL/Модуляция/PM

Описание

Блок M-PSK демодулятора основной полосы частот демодулирует представление основной полосы частот сигнала, модулированного PSK. Порядок модуляции, M, эквивалентен количеству точек в созвездии сигналов и определяется параметром M-ary числа. Блок принимает скалярные или столбчатые векторные входные сигналы.

Порты

Вход

развернуть все

`Port_1` - Входной сигнал
скаляр | вектор

Входной порт, принимающий представление основной полосы частот сигнала, модулированного PSK.

Продукция

развернуть все

`Port_1` - Выходной сигнал
скаляр | вектор

Выходной сигнал, возвращаемый как скаляр или вектор. Выходной сигнал является демодулированной версией PSK-модулированного сигнала.

Типы данных: single | double | fixed point

Параметры

развернуть все

`M-ary number` - Порядок модуляции совокупности PSK
`8` (по умолчанию) | скаляр

Укажите порядок модуляции как положительную целочисленную степень, равную двум.

Пример: 2 | 16

`Output type` - Тип данных выходного сигнала
`Integer` (по умолчанию) | `Bit`

Укажите элементы входного сигнала как целые числа или биты. Если тип вывода - Bitчисло выборок на кадр является целым числом, кратным числу битов на символ, _log2 (M).

`Decision type` - Выход демодулятора
`Hard decision` (по умолчанию) | `Log-likelihood ratio` | `Approximate log-likelihood ratio`

Задайте выходной сигнал демодулятора как жесткое решение, логарифмическое отношение правдоподобия (LLR) или приблизительное LLR. LLR и приблизительные LLR выходы используются с декодерами ошибок, которые поддерживают входные сигналы мягкого решения, такие как декодер Витерби, для достижения превосходной производительности. Этот параметр доступен, если тип вывода Bit.

Подробные сведения об алгоритме см. в разделе Фазовая модуляция. Выходные значения для Log-likelihood ratio и Approximate log-likelihood ratio типы решений имеют тот же тип данных, что и входные значения

`Noise variance source` - Источник дисперсии шума
`Dialog` (по умолчанию) | `Port`

Укажите источник оценки дисперсии шума. Этот параметр доступен, если типом решения является Log-likelihood ratio или Approximate log-likelihood ratio.

Чтобы задать дисперсию шума в диалоговом окне, выберите Dialog.
Чтобы ввести дисперсию шума из входного порта, выберите Port.

`Noise variance` - Оценка дисперсии шума
`1` (по умолчанию) | положительный скаляр

Укажите оценку дисперсии шума как положительный скаляр. Этот параметр доступен, если источником дисперсии шума является Dialog.

Этот параметр настраивается во всех режимах моделирования. Если для создания исполняемого файла RSIM используется цель Rapid Simulink ® Coder™ (RSIM), можно настроить параметр без повторной компиляции модели. Предотвращение повторной компиляции полезно при моделировании Монте-Карло, при котором моделирование выполняется несколько раз (возможно, на нескольких компьютерах) с различным уровнем шума.

Примечание

Алгоритм точного LLR вычисляет экспоненты, используя арифметику конечной точности. Вычисление экспонентов с очень большими положительными или отрицательными величинами может дать:

Inf или -Inf если дисперсия шума очень велика
NaN если дисперсия шума и мощность сигнала очень малы

Когда выходные данные возвращают любое из этих значений, попробуйте использовать алгоритм аппроксимации LLR, поскольку он не вычисляет экспоненты.

`Constellation ordering` - Отображение символов
`Gray` (по умолчанию) | `Binary` | `User-defined`

Укажите способ сопоставления целого числа или группы битов _log2 (M) с соответствующим символом.

Если для параметра Constellation ordering установлено значение Grayвыходной символ отображается на входной сигнал с использованием кодированной Греем комбинации сигналов.
Если для параметра Constellation ordering установлено значение Binary, модулированный символ - exp (jstart+ j2ām/M), где λ - фазовый сдвиг в радианах, m - целочисленный выходной сигнал, так что 0 ≤ m ≤ M - 1, а M - порядок модуляции.
Когда порядок созвездия равен User-defined, укажите вектор размера M, который имеет уникальные целочисленные значения в диапазоне [0, M-1]. Первый элемент этого вектора соответствует точке созвездия, имеющей значение ^ej, с последующими элементами, работающими против часовой стрелки.

Пример: [0 3 2 1]

`Constellation mapping` - Пользовательское сопоставление символов
`[0:7]` (по умолчанию) | вектор

Укажите порядок сопоставления входных целых чисел с выходными целыми числами. Параметр доступен, если порядок созвездия равен User-defined, и должен быть вектором строки или столбца размера M, имеющим уникальные целочисленные значения в диапазоне [0, M-1].

Первый элемент этого вектора соответствует точке созвездия при 0 + угле фазового смещения, при этом последующие элементы идут против часовой стрелки. Последний элемент соответствует точке объединения -2π/M + Фазовое смещение.

`Phase offset (rad)` - Фазовое смещение в радианах
`pi/8` (по умолчанию) | скаляр

Задайте в радианах фазовое смещение начального созвездия как действительный скаляр.

Пример: pi/4

`Output data type` - Тип выходных данных
`Inherit via internal rule` (по умолчанию) | `Smallest unsigned integer` | `double` | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32`

Укажите тип данных демодулированного выходного сигнала.

Примеры модели

Модулировать и демодулировать сигнал 8-PSK

Используйте кнопку Открыть модель (Open model), чтобы открыть doc_8psk_model модель. Модель генерирует сигнал 8-PSK, применяет белый шум, отображает результирующую диаграмму созвездия и вычисляет статистику ошибок.

Характеристики блока

Типы данных	`Boolean` \| `double` \| `fixed point^[a]^[b]^[c]` \| `integer` \| `single`
Многомерные сигналы	`no`
Сигналы переменного размера	`yes`
^{Только М} = 2, 4, 8. ^[b] Входы с фиксированной точкой должны быть подписаны. ^[c] Когда ASIC/FPGA выбран на панели реализации аппаратных средств, выходные данные - ufix (1) для битовых выходов и ufix (ceil (log2 (M)) для целочисленных выходов.

Алгоритмы

развернуть все

BPSK

Далее следуют диаграммы демодуляции сигналов BPSK с жестким решением.

Диаграмма сигналов демодулятора BPSK с жестким решением для тривиального фазового сдвига (кратное δ/2)

Диаграмма сигнала с плавающей запятой демодулятора BPSK с жестким решением для нетривиального фазового сдвига

Диаграмма сигнала фиксированной точки демодулятора BPSK с жестким решением для нетривиального фазового сдвига

QPSK

Далее следуют диаграммы демодуляции сигналов QPSK с жестким решением.

Диаграмма сигналов демодулятора QPSK с жестким решением для тривиального фазового сдвига (нечетное кратное δ/4)

Диаграмма сигнала с плавающей запятой демодулятора QPSK с жестким решением для нетривиального фазового сдвига

Схема сигнала фиксированной точки демодулятора QPSK с жестким решением для нетривиального фазового сдвига

PSK высшего порядка

Далее следуют схемы демодуляции сигналов высокого порядка (М ≥ 8) с жестким решением.

Диаграмма сигналов с плавающей запятой демодулятора с жестким решением 8-PSK

Схема сигнала фиксированной точки демодулятора жесткого решения 8-PSK

Демодулятор M-PSK с жестким решением (M > 8) Диаграмма сигналов с плавающей запятой для нетривиального фазового сдвига

Для M > 8, чтобы улучшить скорость и затраты на реализацию, не выполняется арифметика деротации, когда фазовое смещение равно 0, $δ/2$ , $λ$ или $3λ/2$ (то есть когда оно тривиально).

Кроме того, для M > 8 этот блок поддерживает только double и single типы ввода.

Логарифмическое отношение правдоподобия и приблизительное логарифмическое отношение правдоподобия

Точные LLR и приблизительные алгоритмы LLR (мягкое решение) описаны в фазовой модуляции.

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline (кодер HDL).
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline (кодер HDL).
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе Выходной конвейер (кодер HDL).

См. также

М-ДПСК демодулятор основной полосы частот | M-PSK модулятор основной полосы частот

Темы

Представлен до R2006a

Документация

Базовая полоса демодулятора M-PSK

Описание

Порты

Вход

`Port_1` - Входной сигнал
скаляр | вектор

Продукция

`Port_1` - Выходной сигнал
скаляр | вектор

Параметры

`M-ary number` - Порядок модуляции совокупности PSK
`8` (по умолчанию) | скаляр

`Output type` - Тип данных выходного сигнала
`Integer` (по умолчанию) | `Bit`

`Decision type` - Выход демодулятора
`Hard decision` (по умолчанию) | `Log-likelihood ratio` | `Approximate log-likelihood ratio`

`Noise variance source` - Источник дисперсии шума
`Dialog` (по умолчанию) | `Port`

`Noise variance` - Оценка дисперсии шума
`1` (по умолчанию) | положительный скаляр

`Constellation ordering` - Отображение символов
`Gray` (по умолчанию) | `Binary` | `User-defined`

`Constellation mapping` - Пользовательское сопоставление символов
`[0:7]` (по умолчанию) | вектор

`Phase offset (rad)` - Фазовое смещение в радианах
`pi/8` (по умолчанию) | скаляр

`Output data type` - Тип выходных данных
`Inherit via internal rule` (по умолчанию) | `Smallest unsigned integer` | `double` | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32`

Примеры модели

Модулировать и демодулировать сигнал 8-PSK

Характеристики блока

Алгоритмы

BPSK

QPSK

PSK высшего порядка

Логарифмическое отношение правдоподобия и приблизительное логарифмическое отношение правдоподобия

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Темы

Документация по инструментам связи

Поддержка

Документация

Базовая полоса демодулятора M-PSK

Описание

Порты

Вход

Port_1 - Входной сигнал скаляр | вектор

Продукция

Port_1 - Выходной сигнал скаляр | вектор

Параметры

M-ary number - Порядок модуляции совокупности PSK 8 (по умолчанию) | скаляр

Output type - Тип данных выходного сигнала Integer (по умолчанию) | Bit

Decision type - Выход демодулятора Hard decision (по умолчанию) | Log-likelihood ratio | Approximate log-likelihood ratio

Noise variance source - Источник дисперсии шума Dialog (по умолчанию) | Port

Noise variance - Оценка дисперсии шума 1 (по умолчанию) | положительный скаляр

Constellation ordering - Отображение символов Gray (по умолчанию) | Binary | User-defined

Constellation mapping - Пользовательское сопоставление символов [0:7] (по умолчанию) | вектор

Phase offset (rad) - Фазовое смещение в радианах pi/8 (по умолчанию) | скаляр

Output data type - Тип выходных данных Inherit via internal rule (по умолчанию) | Smallest unsigned integer | double | single | int8 | uint8 | int16 | uint16 | int32 | uint32

Примеры модели

Модулировать и демодулировать сигнал 8-PSK

Характеристики блока

Алгоритмы

BPSK

QPSK

PSK высшего порядка

Логарифмическое отношение правдоподобия и приблизительное логарифмическое отношение правдоподобия

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Темы

Документация по инструментам связи

Поддержка

`Port_1` - Входной сигнал
скаляр | вектор

`Port_1` - Выходной сигнал
скаляр | вектор

`M-ary number` - Порядок модуляции совокупности PSK
`8` (по умолчанию) | скаляр

`Output type` - Тип данных выходного сигнала
`Integer` (по умолчанию) | `Bit`

`Decision type` - Выход демодулятора
`Hard decision` (по умолчанию) | `Log-likelihood ratio` | `Approximate log-likelihood ratio`

`Noise variance source` - Источник дисперсии шума
`Dialog` (по умолчанию) | `Port`

`Noise variance` - Оценка дисперсии шума
`1` (по умолчанию) | положительный скаляр

`Constellation ordering` - Отображение символов
`Gray` (по умолчанию) | `Binary` | `User-defined`

`Constellation mapping` - Пользовательское сопоставление символов
`[0:7]` (по умолчанию) | вектор

`Phase offset (rad)` - Фазовое смещение в радианах
`pi/8` (по умолчанию) | скаляр

`Output data type` - Тип выходных данных
`Inherit via internal rule` (по умолчанию) | `Smallest unsigned integer` | `double` | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32`

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.