Алгоритм CORDIC является удобным для оборудования методом выполнения тригонометрических функций. Это итеративный алгоритм, который аппроксимирует решение, сходясь к идеальной точке. Блок использует режим векторизации CORDIC для итеративного поворота входных данных на действительную ось.

Метод Гивенса для поворота комплексного числа x + iy на угол Направление вращения, d, равно + 1 для против часовой стрелки и − 1 для по часовой.

Для аппаратной реализации, чтобы оставить член tan

Чтобы повернуть вектор на действительную ось, выберите ряд поворотов, таких, чтобы $${}_{\mathrm{tanstartn}}{\mathrm{=}}^2$$− n. Удалите член cosstart, чтобы в каждом итеративном повороте использовались только операции сдвига и добавления.

Объедините отсутствующие члены cosstartиз каждой итерации в константу и примените их с помощью одного множителя к результату конечного поворота. Выходная величина - это масштабированное конечное значение x. Выходной угол z - это сумма углов поворота.

Область сходимости для стандартного вращения CORDIC равна ≈±99.7°. Чтобы обойти это ограничение, прежде чем выполнить какое-либо вращение, блок отображает входной сигнал в диапазон [0, δ/4] с помощью этого алгоритма.

if abs(x) > abs(y) 
  input_mapped = [abs(x), abs(y)];
else
  input_mapped = [abs(y), abs(x)];
end

Квадрантное отображение экономит аппаратные ресурсы и уменьшает задержки, уменьшая количество этапов конвейера CORDIC на единицу. Коэффициент усиления CORDIC, Kn, поэтому не включает член n = 0 или cos (δ/4).

После завершения итераций CORDIC блок корректирует угол обратно в исходное положение. Сначала он настраивает угол на правильную сторону δ/4.

if abs(x) > abs(y)
  angle_unmapped = CORDIC_out;
else
  angle_unmapped = (pi/2) - CORDIC_out;
end

if (x < 0) 
  if (y < 0)
    output_angle = - pi + angle_unmapped;
  else
    output_angle = pi - angle_unmapped;
else
  if (y<0)
    output_angle = -angle_unmapped;

Блок генерирует конвейерную архитектуру ЛПВП для максимизации пропускной способности. Каждая итерация CORDIC выполняется в одном этапе трубопровода. Коэффициент усиления, если он включен, реализуется с помощью логики канонических цифр со знаком (CSD).

При использовании векторного ввода этот блок параллельно реплицирует эту архитектуру для каждого элемента вектора.

В следующей таблице показана длина выходного слова величины и угла (WL) для конкретной длины входного слова (WL). FL обозначает дробную длину, используемую в представлении с фиксированной точкой.

Логика CORDIC на каждом этапе конвейера реализует одну итерацию. Для каждой ступени трубопровода сдвиг и угол поворота являются константами.

При установке для параметра «Формат вывода» значения Magnitudeблок не генерирует код ЛПВП для логики накопления угла и коррекции квадранта.

Этот формат нормализует значения радианного угла с фиксированной точкой вокруг единичной окружности. Это использование битов может быть более эффективным, чем использование диапазона [0, 2δ] радиан. Также этот нормализованный формат угла позволяет оборачивать угол при 0 или 2δ без дополнительного обнаружения и правильной логики.

Например, представление угла с 3 битами приводит к этим нормированным значениям.

Блок нормализует углы через [0, δ/4] и отображает их в правильный октант в конце вычисления.

Когда применяется допустимый ввод, допустимый вывод приходит после числа итераций + 4 цикла.

Если для параметра Источник числа итераций задано значение Property, блок показывает задержку немедленно. Если для параметра Число итераций (Number of iterations source) задано значение Autoблок вычисляет задержку на основе типа данных входного порта и отображает задержку при обновлении модели.

Если для параметра Источник числа итераций задано значение Auto, число итераций - входной WL − 1, а задержка - входной WL + 3. Если вход имеет тип данных double или singleчисло итераций равно 16, а задержка равна 20.

Производительность была измерена для конфигурации по умолчанию, с отключенным масштабированием выходных данных и fixdt(1,16,12) вход. Когда сгенерированный код HDL синтезируется в Xilinx ® ^Virtex ® -6 (XC6VLX240T-1FFG1156) FPGA, конструкция достигает тактовой частоты 260 МГц. Он использует следующие ресурсы.

Производительность синтезированного HDL-кода зависит от цели и вариантов синтеза. При использовании векторного ввода использование ресурсов примерно равно VectorSize, умноженному на использование скалярных ресурсов.