На этой странице описываются параметры, которые находятся на вкладке Создание кода HDL > Глобальные настройки > Порты диалогового окна Параметры конфигурации.
Эта настройка является параметром в меню HDL Code Generation (Создание кода HDL) > Global Settings (Глобальные настройки) > Ports (Порты) диалогового окна Configuration Parameters (Параметры конфигурации).
По умолчанию: Откл.
На Для запускаемых подсистем используйте входной сигнал триггера в качестве тактового сигнала в сгенерированном коде HDL. Убедитесь, что в диалоговом окне Configuration Parameters параметр Clock edge соответствует типу Trigger блока Trigger внутри триггерной подсистемы.
ПрочьДля запускаемых подсистем не используйте входной сигнал триггера в качестве тактового сигнала в сгенерированном коде HDL.
Свойство:
TriggerAsClock |
| Текст: символьный вектор |
Значение:
'on' | 'off' |
По умолчанию:
'off' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Для просмотра значения свойства используйте hdlget_param.
Например, для генерации кода HDL, который использует триггерный сигнал в качестве тактового сигнала для запускаемых подсистем в пределах sfir_fixed/symmetric_fir Подсистема DUT, используйте один из следующих методов:
Передать свойство в качестве аргумента makehdl функция.
makehdl ('sfir_fixed/symmetric_sfir','TriggerAsClock','on')
При использовании hdlset_param, можно задать параметр в модели, а затем создать код HDL с помощью makehdl.
hdlset_param('sfir_fixed','TriggerAsClock','on') makehdl('sfir_fixed/symmetric_fir')
Включите этот параметр для создания выходных портов DUT для сигналов контрольных точек в сгенерированном коде HDL.
По умолчанию: Откл.
На Если этот параметр включен, генератор кода создает выходные порты DUT для сигналов контрольных точек в сгенерированном коде HDL. Можно наблюдать сигналы контрольных точек и отладить конструкцию, подключив блок Scope к портам вывода, соответствующим этим сигналам.
ПрочьПри отключении этого параметра генератор кода сохраняет сигналы контрольных точек и не создает выходные порты DUT в сгенерированном коде HDL.
Примечание
Генератор кода игнорирует этот параметр при назначении контрольных точек для состояний внутри диаграммы Stateflow ®.
Свойство:
EnableTestpoints |
| Текст: символьный вектор |
Значение:
'on' | 'off' |
По умолчанию:
'off' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Для просмотра значения свойства используйте hdlget_param.
Например, после назначения сигналов в качестве контрольных точек для sfir_fixed/symmetric_fir Подсистема DUT для генерации выходных портов DUT в коде HDL использует один из следующих методов:
Передать свойство в качестве аргумента makehdl функция.
makehdl ('sfir_fixed/symmetric_sfir','EnableTestpoints','on')
При использовании hdlset_param, можно задать параметр в модели, а затем создать код HDL с помощью makehdl.
hdlset_param('sfir_fixed','EnableTestpoints','on')
makehdl('sfir_fixed/symmetric_fir')
Модельные и отладочные сигналы контрольных точек с кодером HDL
Сведение векторных портов в структуру скалярных портов в коде VHDL ®.
По умолчанию: Откл.
OnПри создании кода для векторного порта создайте структуру скалярных портов.
OffПри создании кода для векторного порта создайте определение типа и объявление порта для векторного порта.
dutlevelПри создании кода для векторного порта создайте структуру скалярных портов для векторных портов, которые находятся только на уровне DUT. Подсистема DUT не обязательно должна находиться на верхнем уровне модели.
Эта опция активируется, если целевым языком (указанным в опции Язык) является VHDL.
Свойство:
ScalarizePorts |
| Текст: символьный вектор |
Значение:
'on' | 'off' | 'dutlevel' |
По умолчанию:
'off' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Для просмотра значения свойства используйте hdlget_param.