Создание кода RTL HDL на основе модели, подсистемы или ссылки на модель
makehdl( генерирует код HDL из указанной модели DUT, подсистемы или ссылки на модель.dut)
Примечание
При выполнении этой команды можно активировать параметр «Открыть при запуске моделирования» для таких блоков, как блок «Область», и, следовательно, вызвать этот блок.
makehdl( генерирует код HDL из указанной модели, подсистемы или ссылки модели DUT с опциями, заданными одним или несколькими аргументами пары имя-значение.dut,Name,Value)
В этом примере показано, как создать VHDL для симметричной модели FIR.
Откройте окно sfir_fixed модель.
sfir_fixed
Создайте код HDL для текущей модели с параметрами генерации кода, установленными в значения по умолчанию.
makehdl('sfir_fixed/symmetric_fir','TargetDirectory','C:\GenVHDL\hdlsrc')
### Generating HDL for 'sfir_fixed/symmetric_fir'. ### Starting HDL check. ### Begin VHDL Code Generation for 'sfir_fixed'. ### Working on sfir_fixed/symmetric_fir as C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir.vhd. ### Creating HDL Code Generation Check Report file://C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages. ### HDL code generation complete.
Сгенерированный код VHDL сохраняется в hdlsrc папка.
Создание Verilog ® для подсистемыsymmetric_fir внутри модели sfir_fixed.
Откройте окно sfir_fixed модель.
sfir_fixed;
Модель откроется в новом окне Simulink ®.
Создать файл Verilog для symmetric_fir подсистема.
makehdl('sfir_fixed/symmetric_fir', 'TargetLanguage', 'Verilog', ... 'TargetDirectory', 'C:/Generate_Verilog/hdlsrc')
### Generating HDL for 'sfir_fixed/symmetric_fir'. ### Starting HDL check. ### Begin Verilog Code Generation for 'sfir_fixed'. ### Working on sfir_fixed/symmetric_fir as C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir.v. ### Creating HDL Code Generation Check Report file://C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages. ### HDL code generation complete.
Созданный код Verilog для symmetric_fir подсистема сохранена в hdlsrc\sfir_fixed\symmetric_fir.v.
Закройте модель.
bdclose('sfir_fixed');
Проверьте, что подсистема symmetric_fir совместим с генерацией кода HDL, затем генерирует HDL.
Откройте окно sfir_fixed модель.
sfir_fixed
Модель откроется в новом окне Simulink ®.
Используйте checkhdl для проверки наличия symmetric_fir совместима с формированием кода HDL.
hdlset_param('sfir_fixed','TargetDirectory','C:/HDL_Checks/hdlsrc'); checkhdl('sfir_fixed/symmetric_fir')
### Starting HDL check. ### Creating HDL Code Generation Check Report file://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
checkhdl успешно завершена, что означает, что модель совместима с генерацией кода HDL. Для создания кода используйте makehdl
makehdl('sfir_fixed/symmetric_fir')
### Generating HDL for 'sfir_fixed/symmetric_fir'.
### Using the config set for model <a href="matlab:configset.showParameterGroup('sfir_fixed', { 'HDL Code Generation' } )">sfir_fixed</a> for HDL code generation parameters.
### Starting HDL check.
### Begin VHDL Code Generation for 'sfir_fixed'.
### Working on sfir_fixed/symmetric_fir as C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir.vhd.
### Creating HDL Code Generation Check Report file://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html
### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
Сгенерированный код VHDL ® для symmetric_fir подсистема сохранена в hdlsrc\sfir_fixed\symmetric_fir.vhd.
Закройте модель.
bdclose('sfir_fixed');
dut - Название модели или подсистемы DUTУказывается как имя подсистемы, имя модели верхнего уровня или имя ссылки модели с полным иерархическим путем.
Пример: 'top_level_name'
Пример: 'top_level_name/subsysA/subsysB/codegen_subsys_name'
Укажите дополнительные пары, разделенные запятыми Name,Value аргументы. Name является именем аргумента и Value - соответствующее значение. Name должен отображаться внутри кавычек. Можно указать несколько аргументов пары имен и значений в любом порядке как Name1,Value1,...,NameN,ValueN.
'TargetLanguage','Verilog''HDLSubsystem' - подсистема DUTУкажите подсистему в модели для создания кода HDL. Дополнительные сведения см. в разделе Создание HDL для.
'TargetLanguage' - Целевой язык'VHDL' (по умолчанию) | 'Verilog'Укажите, нужно ли создавать код VHDL или Verilog. Дополнительные сведения см. в разделе Язык.
'TargetDirectory' - Каталог вывода'hdlsrc' (по умолчанию) | символьный векторУкажите путь для записи созданных файлов и кода HDL. Дополнительные сведения см. в разделе Папка.
'SynthesisTool' - Средство синтеза'' (по умолчанию) | 'Altera Quartus II' | 'Xilinx ISE' | 'Xilinx Vivado' | 'Intel Quartus Pro'Укажите инструмент синтеза для нацеливания сгенерированного кода HDL в виде символьного вектора. Дополнительные сведения см. в разделе Инструмент синтеза.
'SynthesisToolChipFamily' - Семейство микросхем средств синтеза'' (по умолчанию) | символьный векторУкажите семейство микросхем инструмента синтеза для целевого устройства в качестве символьного вектора. Дополнительные сведения см. в разделе Семейство.
'SynthesisToolDeviceName' - Имя устройства средства синтеза'' (по умолчанию) | символьный векторУкажите имя устройства средства синтеза для целевого устройства в качестве символьного вектора. Дополнительные сведения см. в разделе Устройство.
'SynthesisToolPackageName' - Имя пакета средств синтеза'' (по умолчанию) | символьный векторУкажите имя пакета средств синтеза для целевого устройства в качестве символьного вектора. Дополнительные сведения см. в разделе Пакет.
'SynthesisToolSpeedValue' - Значение скорости инструмента синтеза'' (по умолчанию) | символьный векторУкажите значение скорости инструмента синтеза для целевого устройства в виде символьного вектора. Дополнительные сведения см. в разделе Скорость.
'TargetFrequency' - Целевая частота в МГц'' (по умолчанию) | символьный векторУкажите целевую частоту в МГц в качестве символьного вектора. Дополнительные сведения см. в разделе Параметр целевой частоты.
'BalanceDelays' - Балансировка задержки'on' (по умолчанию) | 'off'Укажите, следует ли включить балансировку задержки в модели. Дополнительные сведения см. в разделе Задержки сальдо.
'RAMMappingThreshold' - Минимальный размер ОЗУ для отображения в RAM вместо регистровУкажите в битах минимальный размер ОЗУ, необходимый для отображения в ЗУПВ вместо регистров. Дополнительные сведения см. в разделе Пороговое значение отображения ОЗУ (биты).
'MapPipelineDelaysToRAM' - Отобразить регистры трубопроводов в сгенерированном коде HDL в RAM'off' (по умолчанию) | 'on'Укажите, следует ли отображать регистры конвейера в сгенерированном коде HDL для блокирования RAM в FPGA. Дополнительные сведения см. в разделе Сопоставление задержек конвейера с оперативной памятью.
'TransformNonZeroInitValDelay' - Преобразование задержек с ненулевым начальным значением'on' (по умолчанию) | 'off'Укажите, следует ли преобразовывать блоки задержки с ненулевым начальным значением в блоки задержки с нулевым начальным значением. Дополнительные сведения см. в разделе Преобразование ненулевой задержки начального значения.
'MultiplierPartitioningThreshold' - множители разделения на основе порогового значения;'Inf' (по умолчанию) | положительное целое числоМножители секционирования в конструкции на основе порогового значения. Пороговое значение должно быть положительным целым числом, N. Дополнительные сведения см. в разделе Пороговое значение разделения множителя.
'MulticyclePathInfo' - Создание файла ограничения многоциклового пути'off' (по умолчанию) | 'on'Создайте текстовый файл ограничений многоциклового пути. Дополнительные сведения см. в разделе Сведения о пути регистрации.
'MulticyclePathConstraints' - Включить создание файла ограничений многоцикловых путей'off' (по умолчанию) | 'on'Создайте файл ограничений многоцикловых путей на основе включения. Дополнительные сведения см. в разделе Включение зависимостей на основе.
'DistributedPipeliningPriority' - Укажите приоритет для алгоритма распределенной конвейерной обработки'NumericalIntegrity' (по умолчанию) | 'Performance'Укажите, следует ли устанавливать приоритет оптимизации распределенной конвейерной обработки для числовой целостности или производительности. Дополнительные сведения см. в разделе Приоритет распределенной конвейерной обработки.
'HierarchicalDistPipelining' - Иерархическая распределенная конвейерная обработка'off' (по умолчанию) | 'on'Примените иерархическую оптимизацию распределенных конвейеров к модели для перемещения задержек по иерархиям. Дополнительные сведения см. в разделе Иерархическая распределенная конвейерная обработка.
'PreserveDesignDelays' - Предотвращение задержек в проектировании распределенных трубопроводов'off' (по умолчанию) | 'on'Распределите задержки проектирования в модели. Дополнительные сведения см. в разделе Сохранение задержек проектирования.
'ClockRatePipelining' - Вставка регистров конвейера с тактовой частотой вместо скорости передачи данных для многоцикловых путей'on' (по умолчанию) | 'off'Вставка регистров конвейера с тактовой частотой или скоростью передачи данных. Дополнительные сведения см. в разделе Конвейеризация тактовой частоты.
'ClockRatePipelineOutputPorts' - Конвейер тактовой частоты для портов DUT'on' (по умолчанию) | 'off'Включение конвейеризации тактовой частоты для портов DUT. Дополнительные сведения см. в разделе Разрешение конвейеризации тактовой частоты выходных портов DUT.
'AdaptivePipelining' - Вставить адаптивные трубопроводы'off' (по умолчанию) | 'on'Вставьте адаптивные регистры трубопроводов в проект. Дополнительные сведения см. в разделе Адаптивное конвейерирование.
'ShareAdders' - Общий доступ к сумматорам в проекте'off' (по умолчанию) | 'on'Используйте оптимизацию общего доступа к ресурсам для совместного использования сумматоров в проекте. Дополнительные сведения см. в разделе Добавление общего доступа.
'AdderSharingMinimumBitwidth' - Минимальная битовая ширина общего сумматора для совместного использования ресурсов0 (по умолчанию) | положительное целое числоМинимальная битовая ширина общего сумматора для оптимизации совместного использования ресурсов, заданная как положительное целое число. Дополнительные сведения см. в разделе Общий доступ к сумматору с минимальной битовой шириной.
'ShareMultipliers' - Использовать множители в проекте'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования множителей в проекте. Дополнительные сведения см. в разделе Совместное использование множителей.
'MultiplierSharingMinimumBitwidth' - Минимальная битовая ширина общего множителя для совместного использования ресурсов0 (по умолчанию) | положительное целое числоМинимальная битовая ширина общего множителя для оптимизации совместного использования ресурсов, заданного как положительное целое число. Дополнительные сведения см. в разделе Совместное использование мультипликатором минимальной битовой ширины.
'MultiplierPromotionThreshold' - Минимальная длина слова рекламной акции0 (по умолчанию) | положительное целое числоМинимальная длина слова, на которую генератор кода стимулирует множитель для совместного использования с другими множителями. Дополнительные сведения см. в разделе Порог продвижения множителя.
'ShareMultiplyAdds' - Совместное использование множителей (Share Multiply) - добавление блоков в конструкцию'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования блоков Multiply-Add в проекте. Дополнительные сведения см. в разделе Совместное использование множителей.
'MultiplyAddSharingMinimumBitwidth' - Минимальная битовая ширина совместно используемого блока Multiply-Add для совместного использования ресурсов0 (по умолчанию) | положительное целое числоМинимальная битовая ширина совместно используемого блока Multiply-Add для оптимизации совместного использования ресурсов, заданного как положительное целое число. Дополнительные сведения см. в разделе Умножение - добавление блока, имеющего минимальную битовую ширину.
'ShareAtomicSubsystems' - совместное использование атомных подсистем в проекте;'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования блоков атомной подсистемы в проекте. Дополнительные сведения см. в разделе Совместное использование подсистем.
'ShareMATLABBlocks' - Совместное использование функциональных блоков MATLAB в проекте'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования функциональных блоков MATLAB в проекте. Дополнительные сведения см. в разделе Совместное использование функциональных блоков MATLAB.
'ShareFloatingPointIPs' - совместное использование IP-адресов с плавающей запятой в проекте;'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования IP-адресов с плавающей запятой в конструкции. Дополнительные сведения см. в разделе Совместное использование IP-адресов с плавающей запятой.
'FloatingPointTargetConfiguration' - Конфигурация цели с плавающей запятой'' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Библиотека IP-адресов с плавающей запятой.
'Traceability' - Создание отчета с отображением связей между ЛПВП и моделью'off' (по умолчанию) | 'on'Создание отчета об отслеживании с гиперссылками для перехода от кода к модели и от модели к коду. Дополнительные сведения см. в разделе Создание отчета об отслеживании.
'TraceabilityStyle' - Стиль отслеживания на уровне строки или комментария'LineLevel' (по умолчанию) | 'CommentBased'Создайте отчет об отслеживании, содержащий гиперссылки из каждой строки или на блок кода, указывающий комментарий для перехода от кода к модели и от модели к коду. Дополнительные сведения см. в разделе Стиль отслеживания.
'ResourceReport' - Формирование отчета об использовании ресурсов'off' (по умолчанию) | 'on'Создание отчета об использовании ресурсов, отображающего количество аппаратных ресурсов, используемых сгенерированным кодом HDL. Дополнительные сведения см. в разделе Создание отчета об использовании ресурсов.
'OptimizationReport' - Формирование отчета по оптимизации'off' (по умолчанию) | 'on'Создание отчета об оптимизации, отображающего эффект оптимизации, такой как потоковая передача, совместное использование и распределенная конвейерная обработка. Дополнительные сведения см. в разделе Создание отчета по оптимизации.
'HDLGenerateWebview' - Включить веб-представление модели'on' (по умолчанию) | 'off'Создайте веб-представление модели в отчете «Создание кода», чтобы легко перемещаться между кодом и моделью. Дополнительные сведения см. в разделе Создание веб-представления модели.
'ResetType' - Сбросить тип'async' (по умолчанию) | 'sync'Укажите, следует ли использовать синхронный или асинхронный сброс в сгенерированном коде HDL. Дополнительные сведения см. в разделе Сброс типа.
'ResetAssertedLevel' - Утвержденный (активный) уровень сброса'active-high' (по умолчанию) | 'active-low'Укажите, следует ли использовать для входного сигнала сброса уровень «активный-высокий» или «активный-низкий». Дополнительные сведения см. в разделе Сброс заявленного уровня.
'ClockInputPort' - Имя порта входа синхросигнала'clk' (по умолчанию) | символьный векторУкажите имя входного порта синхронизации в качестве символьного вектора. Дополнительные сведения см. в разделе Входной порт тактового генератора.
'ClockEnableInputPort' - Имя входного порта включения синхросигнала'clk_enable' (по умолчанию) | символьный векторУкажите имя входного порта включения синхронизации в качестве символьного вектора. Дополнительные сведения см. в разделе Входной порт включения синхронизации.
'ResetInputPort' - Сбросить имя входного порта'reset' (по умолчанию) | символьный векторСброс имени входного порта, заданного как символьный вектор.
Дополнительные сведения см. в разделе Сброс входного порта.
'ClockEdge' - Активный фронт синхросигналов'Rising' (по умолчанию) | 'Falling'Укажите границу активного синхросигнала для сгенерированного кода HDL. Дополнительные сведения см. в разделе Граница часов
'ClockInputs' - Один или несколько тактовых входов'Single' (по умолчанию) | 'Multiple'Укажите, нужно ли создавать один или несколько тактовых входов в коде HDL. Дополнительные сведения см. в разделе Входы часов.
'Oversampling' - Коэффициент избыточной дискретизации для глобальных часов1 (по умолчанию) | целое число, большее или равное 0Частота глобального таймера избыточной дискретизации, заданная как целое число, кратное базовой скорости модели. Дополнительные сведения см. в разделе Коэффициент избыточной выборки.
'UserComment' - комментарий заголовка файла HDLУкажите строки комментариев в заголовке созданных файлов HDL и тестового стенда. Дополнительные сведения см. в разделе Комментарий в заголовке.
'VerilogFileExtension' - Расширение файла Verilog ®'.v' (по умолчанию) | символьный векторУкажите расширение имени файла для созданных файлов Verilog. Дополнительные сведения см. в разделе Расширение файла Verilog.
'VHDLFileExtension' - Расширение файла VHDL ®'.vhd' (по умолчанию) | символьный векторУкажите расширение имени файла для созданных файлов VHDL. Дополнительные сведения см. в разделе Расширение файла VHDL.
'EntityConflictPostfix' - Postfix для повторяющихся имен объектов VHDL или модулей Verilog'_block' (по умолчанию) | символьный векторУкажите постфикс как символьный вектор, разрешающий повторяющиеся имена объектов или модулей. Дополнительные сведения см. в разделе Постфикс конфликтов сущностей.
'PackagePostfix' - Постфикс для имени файла пакета'_pkg' (по умолчанию) | символьный векторУкажите постфикс для имени файла пакета в виде символьного вектора. Дополнительные сведения см. в разделе Постфикс пакета.
'ReservedWordPostfix' - Постфикс для имен, конфликтующих с зарезервированными словами VHDL или Verilog'_rsvd' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Зарезервированный постфикс слова.
'SplitEntityArch' - Разделение объекта и архитектуры VHDL на отдельные файлы'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Разделение сущности и архитектуры.
'SplitEntityFilePostfix' - Постфикс для имен файлов объектов VHDL'_entity' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Постфикс файла объекта разделения.
'SplitArchFilePostfix' - Postfix для имен файлов архитектуры VHDL'_arch' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Постфикс разделенных арочных файлов.
'VHDLArchitectureName' - Имя архитектуры VHDL'rtl' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Имя архитектуры VHDL.
'ClockProcessPostfix' - Постфикс для имен тактовых процессов'_process' (по умолчанию) | символьный векторУкажите постфикс для имен синхронизированных процессов в качестве символьного вектора. Для получения дополнительной информации см. раздел Постфикс синхронизированного процесса в разделе Настройки синхронизации и Параметры постфикса контроллера синхронизации.
'ComplexImagPostfix' - Постфикс для мнимой части комплексного сигнала'_im' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Постфикс комплексной мнимой части в разделе Параметры комплексного постфикса сигналов.
'ComplexRealPostfix' - Постфикс для мнимой части сложных названий сигналов'_re' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Постфикс комплексной вещественной части в разделе Параметры комплексного постфикса сигналов.
'EnablePrefix' - Префикс для внутренних сигналов включения'enb' (по умолчанию) | символьный векторПрефикс для внутренних сигналов активизации тактового сигнала и сигналов активизации потока управления, задаваемый как символьный вектор. Дополнительные сведения см. в разделе Параметры и параметры включения часов.
'ModulePrefix' - Префикс для модулей или имен объектов'' (по умолчанию) | символьный векторУкажите префикс для каждого имени модуля или объекта в сгенерированном коде HDL. HDL Coder™ также применяет этот префикс к созданным именам файлов сценариев
Дополнительные сведения см. в разделе Префикс модуля в языковых идентификаторах и параметрах Postfix.
'TimingControllerPostfix' - Постфикс для имени контроллера синхронизации'_tc' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Постфикс контроллера синхронизации в разделе Настройки синхронизации и Параметры постфикса контроллера синхронизации.
'PipelinePostfix' - Постфикс для имен регистров входных и выходных трубопроводов'_pipe' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Постфикс трубопровода.
'VHDLLibraryName' - Имя библиотеки VHDL'work' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Имя библиотеки VHDL.
'UseSingleLibrary' - Создание кода VHDL для ссылок на модели в одной библиотеке'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Создание кода VHDL для привязок модели в одной библиотеке.
'BlockGenerateLabel' - Постфикс метки блока для VHDL GENERATE заявления'_gen' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Создание метки блока.
'OutputGenerateLabel' - Постфикс метки назначения вывода для VHDL GENERATE заявления'outputgen' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Создание метки вывода.
'InstanceGenerateLabel' - Постфикс метки раздела экземпляра для VHDL GENERATE заявления'_gen' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Создание метки экземпляра.
'InstancePostfix' - Постфикс для созданных имен экземпляров компонентов'' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Постфикс экземпляра.
'InstancePrefix' - Префикс для созданных имен экземпляров компонентов'u_' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Префикс экземпляра.
'VectorPrefix' - Префикс для имен векторов'vector_of_' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Векторный префикс.
'HDLMapFilePostfix' - Постфикс для файла сопоставления'_map.txt' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Постфикс файла карты.
'InputType' - тип данных HDL для входных портов'wire' или 'std_logic_vector' (по умолчанию) | 'signed/unsigned'Входы VHDL могут иметь 'std_logic_vector' или 'signed/unsigned' тип данных. Входы Verilog должны быть 'wire'.
Дополнительные сведения см. в разделах Входные и выходные порты и Параметры типа выходного сигнала включения синхронизации.
'OutputType' - тип данных HDL для выходных портов'Same as input data type' (по умолчанию) | 'std_logic_vector' | 'signed/unsigned' | 'wire'Выход VHDL может быть 'Same as input data type', 'std_logic_vector' или 'signed/unsigned'. Выходные данные Verilog должны быть 'wire'.
Дополнительные сведения см. в разделах Входные и выходные порты и Параметры типа выходного сигнала включения синхронизации.
'ClockEnableOutputPort' - Имя выходного порта Clock enable'ce_out' (по умолчанию) | символьный векторИмя выходного порта Clock enable, указанное как символьный вектор.
Дополнительные сведения см. в разделе Порт вывода Clock Enable.
'MinimizeClockEnables' - Исключить логику включения тактового сигнала для односкоростных конструкций'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Минимизация включения тактового генератора и сброс параметров сигнала.
'MinimizeGlobalResets' - Опустить логику глобального сброса для односкоростных конструкций'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Минимизация включения тактового генератора и сброс параметров сигнала.
'TriggerAsClock' - Использовать триггерный сигнал в качестве тактового сигнала в запускаемых подсистемах'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Использование триггерного сигнала в качестве тактового сигнала.
'EnableTestPoints' - Включить генерацию портов HDL DUT для контрольных точек'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Включение генерации портов HDL DUT для контрольных точек.
'ScalarizePorts' - Распрямление векторных портов на скалярные'off' (по умолчанию) | 'on' | 'dutlevel'Дополнительные сведения см. в разделе Scalarize ports.
'UseAggregatesForConst' - Представление постоянных значений с агрегатами'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Представление значений констант по агрегатам.
'InlineMATLABBlockCode' - Встроенный код HDL для функциональных блоков MATLAB'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Встроенный код функционального блока MATLAB.
'InitializeBlockRAM' - Формирование начального значения сигнала для блоков ОЗУ'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Инициализация всех блоков ОЗУ.
'RAMArchitecture' - архитектура ОЗУ'WithClockEnable' (по умолчанию) | 'WithoutClockEnable'Дополнительные сведения см. в разделе Архитектура ОЗУ.
'NoResetInitializationMode' - Инициализация регистров без сброса'InsideModule' (по умолчанию) | 'None' | 'Script'Дополнительные сведения см. в разделе Инициализация регистров без сброса.
'MinimizeIntermediateSignals' - Минимизация промежуточных сигналов'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Минимизация промежуточных сигналов.
'LoopUnrolling' - Раскатка VHDL FOR и GENERATE петли'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Отмена свертки для создания циклов в коде VHDL.
'MaskParameterAsGeneric' - Многократное формирование кода для подсистем с идентичными параметрами маски'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Создание параметризованного кода HDL из маскированной подсистемы.
'EnumEncodingScheme' - Раскатка VHDL FOR и GENERATE петли'default' (по умолчанию) | 'onehot' | 'twohot' | 'binary'Дополнительные сведения см. в разделе Схема кодирования перечисляемого типа.
'UseRisingEdge' - Использовать VHDL rising_edge или falling_edge функция обнаружения переходов тактового сигнала'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Использование стиля «rising_edge/falling_edge» для регистров в параметрах стиля RTL.
'InlineConfigurations' - Включить конфигурации VHDL'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Встроенная конфигурация VHDL.
'SafeZeroConcat' - Синтаксис безопасности типа для конкатенированных нулей'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Конкатенация нулей безопасного типа.
'ObfuscateGeneratedHDLCode' - Запутанный созданный код HDL'off' (по умолчанию) | 'on'Укажите, следует ли запутывать созданный код HDL. Дополнительные сведения см. в разделе Создание запутанного кода HDL.
'OptimizeTimingController' - Оптимизация контроллера синхронизации'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Оптимизация контроллера синхронизации
'TimingControllerArch' - Генерировать сброс для контроллера синхронизации'default' (по умолчанию) | 'resettable'Дополнительные сведения см. в разделе Архитектура контроллера синхронизации
'CustomFileHeaderComment' - Комментарий к заголовку пользовательского файла'' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Комментарий к заголовку пользовательского файла.
'CustomFileFooterComment' - Комментарий нижнего колонтитула пользовательского файла'' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Комментарий к нижнего колонтитула пользовательского файла.
'DateComment' - Включить метку времени в заголовок'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Изменение метки времени/даты в заголовке в параметрах аннотации RTL.
'RequirementComments' - Связь между отчетами по созданию кодов и документами по требованиям'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Включение требований в комментарии по блокам.
'UseVerilogTimescale' - Генерировать 'timescale директивы компилятора'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Использование директив шкалы времени Verilog.
'Timescale' - Использовать verilog 'timescale спецификация'timescale 1ns/1ns' (по умолчанию) | character vectorДополнительные сведения см. в разделе Спецификация шкалы времени Verilog.
'HDLCodingStandard' - Укажите стандарт кодирования HDLУкажите, должен ли сгенерированный код HDL соответствовать требованиям отраслевого стандарта кодирования. Дополнительные сведения см. в разделах Выбор стандарта кодирования и Параметры опций отчета.
'HDLCodingStandardCustomizations' - Укажите объект настройки стандарта кодирования HDLhdlcoder.CodingStandard объектОбъект настройки стандартов кодирования для использования с отраслевым стандартом кодирования при создании кода HDL. Дополнительные сведения см. в разделе hdlcoder.CodingStandard.
'GeneratedModel' - Вывод сгенерированной модели с кодом HDL'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Сгенерированная модель.
'GenerateValidationModel' - Модель проверки вывода с созданной моделью'off' (по умолчанию) | 'on'Дополнительные сведения см. в разделе Модель проверки.
'GeneratedModelNamePrefix' - Префикс для имени созданной модели'gm_' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Префикс для имени созданной модели.
'ValidationModelNameSuffix' - суффикс для созданного имени модели проверки'_vnl' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Суффикс для имени модели проверки.
'AutoPlace' - Автоматическое размещение блока в созданной модели'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Автоматическое размещение блоков.
'AutoRoute' - Автоматическая маршрутизация сигналов в генерируемой модели'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Автоматическая маршрутизация сигналов.
'InterBlkHorzScale' - Горизонтальное масштабирование между блоками1.7 (по умолчанию) | положительное целое числоДополнительные сведения см. в разделе Горизонтальное масштабирование между блоками.
'InterBlkVertScale' - межблочное вертикальное масштабирование;1.2 (по умолчанию) | положительное целое числоДополнительные сведения см. в разделе Межблочное вертикальное масштабирование.
'HighlightFeedbackLoops' - Выделение петель обратной связи, препятствующих балансировке и оптимизации задержек'on' (по умолчанию) | 'off'Укажите, следует ли выделять контуры обратной связи в проекте. Дополнительные сведения см. в разделе Выделение циклов обратной связи, запрещающих балансировку и оптимизацию задержек.
'HighlightClockRatePipeliningDiagnostic' - Выделение блоков, запрещающих конвейерирование тактовой частоты'on' (по умолчанию) | 'off'Укажите, следует ли выделять барьеры для оптимизации конвейеризации тактовой частоты. Дополнительные сведения см. в разделе Выделение блоков, запрещающих конвейерирование тактовой частоты.
'DistributedPipeliningBarriers' - Выделение блоков, препятствующих распределенной конвейерной обработке'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Выделение блоков, запрещающих распределенную конвейерную обработку.
'DetectBlackBoxNameCollision' - Проверка конфликтов имен в интерфейсах черного ящика'warning' (по умолчанию) | 'none' | 'error'Дополнительные сведения см. в разделе Проверка конфликтов имен в интерфейсах черного ящика.
'TreatRealsInGeneratedCodeAs' - Автоматическое размещение блока в созданной модели'error' (по умолчанию) | 'warning' | 'none'Дополнительные сведения см. в разделе Проверка наличия реалов в сгенерированном коде HDL.
'CodeGenerationOutput' - Формирование кода ЛПВП и отображение сформированной модели'GenerateHDLCode' (по умолчанию) | 'GenerateHDLCodeAndDisplayGeneratedModel' | 'DisplayGeneratedModelOnly'Укажите, требуется ли создать код HDL или только отобразить созданную модель, или создать код HDL и отобразить созданную модель. Дополнительные сведения см. в разделе Создание кода HDL в разделе Выходной параметр генерации кода.
'GenerateHDLCode' - Создание кода HDL'on' (по умолчанию) | 'off'Создайте код HDL для модели. Дополнительные сведения см. в разделе Создание кода HDL в разделе Выходной параметр генерации кода.
'EDAScriptGeneration' - Включение или отключение создания сценариев для сторонних инструментов'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Создание сценариев EDA.
'HDLCompileInit' - Текст инициализации сценария компиляции'vlib %s\n' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Инициализация компиляции.
'HDLCompileTerm' - Текст завершения сценария компиляции'' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Завершение компиляции.
'HDLCompileFilePostfix' - Postfix для имени файла сценария компиляции'_compile.do' (по умолчанию) | символьный векторДополнительные сведения см. в разделе Компиляция постфикса файла.
'HDLCompileVerilogCmd' - Команда компиляции Verilog'vlog %s %s\n' (по умолчанию) | символьный векторКоманда компиляции Verilog, заданная как символьный вектор. SimulatorFlags пара имя-значение указывает первый аргумент, а имя модуля - второй аргумент.
Дополнительные сведения см. в разделе Компиляция команды для Verilog.
'HDLCompileVHDLCmd' - Команда компиляции VHDL'vcom %s %s\n' (по умолчанию) | символьный векторКоманда компиляции VHDL, заданная как символьный вектор. SimulatorFlags пара «имя-значение» указывает первый аргумент, а имя сущности - второй аргумент.
Дополнительные сведения см. в разделе Компиляция команды для VHDL.
'HDLLintTool' - Линейный инструмент ЛПВП'None' (по умолчанию) | 'AscentLint' | 'Leda' | 'SpyGlass' | 'Custom'Дополнительные сведения см. в разделе Выбор инструмента линии HDL.
'HDLLintInit' - имя инициализации линии HDLИмя инициализации линии HDL, указанное как символьный вектор. Значение по умолчанию определяется на основе HDLLintTool пара имя-значение.
Дополнительные сведения см. в разделе Инициализация Lint.
'HDLLintCmd' - команда соединения ЛВПКоманда HDL lint, заданная как символьный вектор. Значение по умолчанию определяется на основе HDLLintTool пара имя-значение.
Дополнительные сведения см. в разделе Команда Lint.
'HDLLintTerm' - имя окончания линии HDLОкончание линии HDL, указанное как символьный вектор. Значение по умолчанию определяется на основе HDLLintTool пара имя-значение.
Дополнительные сведения см. в разделе Завершение Lint.
'HDLSynthTool' - Средство синтеза'None' (по умолчанию) | 'ISE' | 'Libero' | 'Precision' | 'Quartus' | 'Synplify' | 'Vivado' | 'Custom'Дополнительные сведения см. в разделе Выбор инструмента синтеза.
'HDLSynthCmd' - команда синтеза ЛПВПКоманда синтеза HDL, заданная как символьный вектор. Значение по умолчанию определяется на основе HDLSynthTool пара имя-значение.
Дополнительные сведения см. в разделе Команда синтеза.
'HDLSynthFilePostfix' - Postfix для имени файла сценария синтезаИмя файла сценария синтеза HDL postfix, указанное как символьный вектор. Значение по умолчанию определяется на основе HDLSynthTool пара имя-значение.
Дополнительные сведения см. в разделе Постфикс файла синтеза.
'HDLSynthInit' - Имя инициализации сценария синтезаИнициализация сценария синтеза HDL, заданного как символьный вектор. Значение по умолчанию определяется на основе HDLSynthTool пара имя-значение.
Дополнительные сведения см. в разделе Инициализация синтеза.
'HDLSynthTerm' - Имя завершения сценария синтезаИмя окончания сценария синтеза HDL. Значение по умолчанию определяется на основе HDLSynthTool пара имя-значение.
Дополнительные сведения см. в разделе Завершение синтеза.
Имеется измененная версия этого примера. Открыть этот пример с помощью изменений?
1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.
2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.
3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.
4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.
5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.