Verifier™ HDL работает с Simulink ® или MATLAB ® и HDL Coder™ и поддерживаемой средой разработки FPGA для подготовки автоматически созданного кода HDL к внедрению в FPGA. Моделирование FPGA-in-the-Loop (FIL) позволяет выполнять моделирование Simulink или MATLAB с платой FPGA, строго синхронизированной с этим программным обеспечением. Этот процесс позволяет получать реальные данные в конструкцию при одновременном ускорении моделирования с помощью FPGA.
Файл программирования FIL можно создать одним из следующих способов:
Мастер FIL верификатора HDL.
С помощью помощника по рабочим процессам кодера HDL.
Мастер FIL использует любой синтезируемый код HDL, включая код, автоматически генерируемый из моделей Simulink программным обеспечением HDL Coder. При использовании FIL в консультанте по рабочим процессам кодер HDL использует загруженную конструкцию для создания кода HDL. В любом случае, этот код HDL затем дополняется пользовательским кодом для связи FIL с вашей конструкцией и собирается в проект FPGA. Применимые дочерние инструменты используются для обработки этого проекта с целью создания файла программирования, который автоматически загружается на устройство FPGA на плате разработки для проверки.
HDL Verifier поддерживает использование блока FIL в ссылочном блоке модели и системного object™ в сочетании с программой MATLAB.
| Функция продукта | Необходимые продукты | Рекомендуемые продукты | Поддерживаемые платформы |
|---|---|---|---|
| FPGA-в-контуре | Для моделирования FIL с помощью MATLAB: MATLAB, Fixed-Point Designer™ Для моделирования FIL с помощью Simulink: Simulink, конструктор фиксированных точек | Кодер HDL | 64-разрядная версия Windows ®; 64-разрядная версия Linux ® |
HDL Verifier поддерживает моделирование FIL на устройствах, как описано в разделе Поддерживаемые устройства FPGA для проверки FPGA. Пакеты поддержки плат FPGA содержат файлы определений для всех поддерживаемых плат. Можно загрузить один или несколько пакетов, специфичных для поставщика, но необходимо загрузить один из пакетов перед использованием FIL или настройкой собственного файла определения платы с помощью мастера создания платы FPGA (см. раздел Создание пользовательского определения платы FPGA).
Список пакетов поддержки HDL Verifier см. на странице Поддерживаемое оборудование HDL Verifier. Для загрузки пакета поддержки платы FPGA:
На вкладке Главная страница MATLAB в разделе Среда выберите Add-On > Get Hardware Support Packages.