HDL Verifier™ позволяет тестировать и проверять конструкции Verilog ® и ^VHDL ® для FPGA, ASIC и SoC. Можно проверить RTL по тестовым стендам, работающим в ^MATLAB ® или ^Simulink ®, с помощью косимуляции с помощью имитатора HDL. Эти же тестовые стенды можно использовать с платами разработки FPGA и SoC для проверки реализации HDL в аппаратных средствах.

HDL Verifier предоставляет инструменты для отладки и тестирования реализаций FPGA на системных платах Xilinx ® и ^Intel ®. MATLAB можно использовать для записи и чтения из отображенных в памяти регистров для тестирования конструкций на оборудовании. Можно вставлять зонды в проекты и устанавливать условия запуска для загрузки внутренних сигналов в MATLAB для визуализации и анализа.

HDL Verifier генерирует верификационные модели для использования в тестовых стендах RTL, включая тестовые стенды универсальной методики верификации (UVM). Эти модели изначально работают в симуляторах, поддерживающих интерфейс прямого программирования SystemVerilog (DPI).