HDL Verifier™ позволяет тестировать и проверять конструкции Verilog ® и VHDL ® для FPGA, ASIC и SoC. Можно проверить RTL по тестовым стендам, работающим в MATLAB ® или Simulink ®, с помощью косимуляции с помощью имитатора HDL. Эти же тестовые стенды можно использовать с платами разработки FPGA и SoC для проверки реализации HDL в аппаратных средствах.
HDL Verifier предоставляет инструменты для отладки и тестирования реализаций FPGA на системных платах Xilinx ® и Intel ®. MATLAB можно использовать для записи и чтения из отображенных в памяти регистров для тестирования конструкций на оборудовании. Можно вставлять зонды в проекты и устанавливать условия запуска для загрузки внутренних сигналов в MATLAB для визуализации и анализа.
HDL Verifier генерирует верификационные модели для использования в тестовых стендах RTL, включая тестовые стенды универсальной методики верификации (UVM). Эти модели изначально работают в симуляторах, поддерживающих интерфейс прямого программирования SystemVerilog (DPI).
Проверка модуля HDL с помощью испытательного стенда MATLAB
Настройте и запустите тестовый стенд ModelSim ® и MATLAB.
Проверка модуля HDL с помощью испытательного стенда Simulink
Шаги настройки сеанса проверки HDL, который использует Simulink для проверки простой модели VHDL.
Мастер косимуляции для системного объекта MATLAB
В этом примере приведены основные шаги по настройке приложения Verifier™ HDL с помощью мастера Cosimulation Wizard.
Проверка конструкции косинусного фильтра с использованием Simulink
Содержит инструкции по использованию мастера косимуляции для создания модели Simulink для косимуляции.
Начало работы с генератором TLM
В этом примере показано, как настроить модель Simulink ® для создания компонента SystemC™/TLM с использованием tlmgenerator target для Simulink Coder™ или Embedded Coder™.
Проверка реализации HDL PID-контроллера с использованием FPGA-in-the-Loop
В этом примере показано, как настроить приложение FPGA-in-the-Loop (FIL) с помощью Verifier™ HDL.
Проверка цифрового повышающего преобразователя с помощью FPGA-in-the-Loop
В этом примере показано, как с помощью моделирования FPGA-in-the-Loop проверить конструкцию цифрового повышающего преобразователя, созданного с помощью Coder™ HDL Filter Design.
Выбор тестового стенда для сгенерированного кода HDL (кодера HDL)
Выберите созданный стенд.
Создание тестового стенда и включение покрытия кода с помощью помощника по рабочим процессам HDL (кодер HDL)
Создайте тестовый стенд и покрытие кода для сгенерированного кода HDL с помощью помощника по рабочим процессам HDL.
Программное обеспечение HDL Verifier состоит из функций MATLAB, системного object™ MATLAB и библиотеки блоков Simulink, все из которых устанавливают каналы связи между имитатором HDL и MATLAB или Simulink.
HDL Verifier работает с Simulink или MATLAB и HDL Coder™ и поддерживаемой средой разработки FPGA, чтобы подготовить автоматически сгенерированный код HDL для внедрения в FPGA.
HDL Verifier позволяет создавать модель уровня транзакций SystemC (TLM), которая может выполняться в любой OSCI-совместимой среде TLM 2.0, включая коммерческую виртуальную платформу.
HDL Verifier работает с Simulink Coder™ или MATLAB Coder для экспорта подсистемы в виде сгенерированного кода C внутри компонента SystemVerilog с прямым интерфейсом программирования (DPI).
