Поддерживаемые инструменты и оборудование EDA

Требования к косимуляции

Требования к Cadence Incisive и Xcelium
Требования к использованию Mentor Graphics Questa и ModelSim

Для начала см. раздел Настройка подключения симулятора MATLAB-HDL или Запуск симулятора HDL для косимуляции в Simulink.

Требования к Cadence Incisive и Xcelium

MATLAB ® и ^Simulink ® поддерживают средства проверки ^Cadence ® с использованием HDL Verifier™. Для косимуляции поддерживается только 64-разрядная версия ^Insisive ®. Используйте одну из следующих рекомендуемых версий, которые были полностью протестированы на соответствие текущей версии:

Xcelium™ 19.03
Кселий 18,03
Кселий 17,0
Резак 15.2
Примечание
Не поддерживается для nclaunch с runmode установить в значение Batch. Набор runmode кому CLI вместо этого.

Общие библиотеки HDL Verifier (liblfihdls*.so, liblfihdlc*.so) построены с использованием gcc входит в дистрибутив платформы симулятора Cadence Incisive ®. Прежде чем связывать собственные приложения с имитатором ЛПВП, сначала попробуйте построить против этогоgcc. Дополнительные сведения о создании и связывании собственных приложений см. в документации по имитатору HDL.

Требования к использованию Mentor Graphics Questa и ModelSim

MATLAB и Simulink поддерживают средства проверки Mentor Graphics ® с помощью HDL Verifier. Используйте одну из следующих рекомендуемых версий. Каждая версия была полностью протестирована на соответствие текущей версии:

Questa ® Core/Prime 10.6b, 2019.1, 2019.4
ModelSim ® PE 10.6b, 2019.1, 2019.4

Примечание

HDL Verifier не поддерживает ModelSim ME.

Требования к проверке FPGA

Требования к использованию Xilinx
Требования к использованию Intel Quartus
Требования к использованию Microsemi
Поддерживаемые соединения платы FPGA для моделирования FIL
Поддерживаемые устройства FPGA для проверки FPGA
Поддерживаемые семейства устройств FPGA для настройки платы

Требования к использованию Xilinx

MATLAB и Simulink поддерживают инструменты разработки Xilinx ® с помощью HDL Verifier. Используйте инструменты FPGA-in-the-loop в следующих рекомендуемых версиях :

Xilinx Vivado ® 2020.1
Xilinx ISE 14.7
Примечание
Xilinx ISE требуется для плат FPGA в семействах Spartan ® -6, ^Virtex ® -4, Virtex-5 и Virtex-6.

Инструкции по настройке инструментов см. в разделе Настройка средств разработки FPGA.

Требования к использованию Intel Quartus

MATLAB и Simulink поддерживают средства разработки Intel ® с помощью HDL Verifier. Используйте инструменты FPGA-in-the-loop в следующих рекомендуемых версиях :

Intel Quartus ® Prime 18.1
Intel Quartus Prime Pro 19.4 (поддерживается только для Intel Cyclone ® 10 GX)
Intel Quartus II 13,1 (поддерживается только для плат Intel Cyclone III)

Инструкции по настройке инструментов см. в разделе Настройка средств разработки FPGA.

Требования к использованию Microsemi

MATLAB и Simulink поддерживают средства проектирования Microsemi ® с помощью HDL Verifier. Используйте инструменты FPGA-in-the-loop в следующих рекомендуемых версиях :

Микросеми Libero ® SoC v12.0

Инструкции по настройке инструментов см. в разделе Настройка средств разработки FPGA.

Поддерживаемые соединения платы FPGA для моделирования FIL

Для получения информации о поддержке плат см. раздел Поддерживаемые устройства FPGA для проверки FPGA.

Дополнительные платы можно добавить с помощью диспетчера плат FPGA. См. раздел Поддерживаемые семейства устройств FPGA для настройки платы.

Подключение JTAG

Продавец	Необходимое оборудование	Необходимое программное обеспечение
Intel	Кабель для загрузки USB Blaster I или USB Blaster II	Драйвер USB Blaster I или II Для операционных систем Windows ® исполняемый каталог Quartus Prime должен находиться в системном пути. Для операционных систем Linux ® версии ниже Quartus II 13.1 не поддерживаются. Quartus II 14.1 не поддерживается. Поддерживается только 64-разрядный Quartus. Каталог библиотеки Quartus должен быть включен`LD_LIBRARY_PATH` перед запуском MATLAB. Предварите путь к библиотеке дистрибутива Linux перед библиотекой Quartus на `LD_LIBRARY_PATH`. Например, `/lib/x86_64-linux-gnu:$QUARTUS_PATH`.
Xilinx	Кабель для загрузки Digilent ®. Если на плате установлен встроенный модуль Digilent USB-JTAG, используйте кабель USB. Если ваша системная плата имеет стандартный 14-контактный разъем Xilinx JTAG, используйте кабель HS2 или HS3 от Digilent.	Для операционных систем Windows: исполняемый каталог Xilinx Vivado должен находиться в системном пути. Для операционных систем Linux: Digilent Adept2
Xilinx	Кабель FTDI USB-JTAG Поддерживается для плат с встроенными устройствами FT4232H, FT232H или FT2232H, реализующими интерфейс USB-JTAG	Поддерживается для операционных систем Windows. Примечание Поддержка FTDI USB JTAG доступна только для MATLAB в качестве AXI Master и FPGA Data Capture.
Микрополу	Подключение JTAG не поддерживается

Примечание

При моделировании конструкции FPGA с помощью кабеля Digilent JTAG с помощью Simulink или MATLAB нельзя использовать отладочное программное обеспечение, требующее доступа к JTAG; например, Vivado Logic Analyzer.

Подключение Ethernet

Необходимое оборудование	Поддерживаемые интерфейсы ^[a]	Необходимое программное обеспечение
Плата Gigabit Ethernet Перекрестный кабель Ethernet Плата FPGA с поддерживаемым соединением Ethernet	Гигабитный Ethernet - GMII Гигабитный Ethernet - RGMII Gigabit Ethernet - SGMII Ethernet - MII Ethernet - RMII Примечание RMII поддерживается версиями Vivado старше 2019.2.	Нет требований к программному обеспечению для подключения Ethernet, но убедитесь, что брандмауэр на хост-компьютере не препятствует связи UDP. Примечание Подключение Ethernet к Virtex-7 VC707 не поддерживается для версий Vivado старше 2013.4.
^[a] Пакет поддержки HDL Verifier для плат Microsemi FPGA поддерживает только интерфейсы SGMII.

Поддерживаемые устройства FPGA для проверки FPGA

HDL Verifier поддерживает моделирование FIL на устройствах, показанных в следующей таблице. Файлы определений плат для этих плат находятся в пакете поддержки Download FPGA. Можно добавить другие платы FPGA для использования с FIL с настройкой платы FPGA (настройка платы FPGA).

Примечание

AXI Master поддерживается по Ethernet для плат Xilinx Zynq ® -7000 ZC706, ZedBoard™, ^Kintex ® -7 KC705 и Intel ^Arrow ^® MAX ® 10 DECA.

AXI Master поддерживается с помощью PCI Express для плат Intel Arria ® 10 GX и Xilinx Kintex UltraScale+™ FPGA KCU116 Evaluation Kit.

Семейство устройств	Совет	Ethernet (FIL)	JTAG (FIL, AXI Master, сбор данных)	PCI Express (FIL) ^[a]	Комментарии
Xilinx Artix ® -7	Дигилент Nexys™ 4 Artix-7	x	x
Xilinx Artix ® -7	Плата Digilent Arty	x	x
Ксилинкс Kintex-7	Kintex-7 KC705	x	x	x
Kilinx Kintex UltraScale™	Комплект для оценки Kintex UltraScale FPGA KCU105	x	x
Xilinx Kintex UltraScale +	Комплект для оценки Kintex UltraScale + FPGA KCU116		x		Дополнительные сведения см. в документе PCI Express MATLAB как мастер AXI (пакет поддержки HDL Verifier для плат Xilinx FPGA).
Ксилинкс Spartan-6	Спартанские 6 SP605	x
	Спартанские 6 SP601	x
	XUP Atlys Spartan-6	x
Ксилинкс Spartan-7	Дигилент Арти S7-25		x
Xilinx Virtex UltraScale	Оценочный комплект Virtex UltraScale FPGA VCU108	x	x
Xilinx Virtex UltraScale +	Оценочный комплект Virtex UltraScale + FPGA VCU118		x	x
Ксилинкс Virtex-7	Virtex-7 VC707	x	x	x
Ксилинкс Virtex-7	Virtex-7 VC709		x	x
Ксилинкс Virtex-6	Virtex-6 ML605	x
Ксилинкс Virtex-5	Виртекс ML505	x
	Виртекс ML506	x
	Виртекс ML507	x
	Виртекс XUPV5-LX110T	x
XilinxVirtex-4	Виртекс ML401	x			Примечание Поддержка Virtex-4 семейства устройств будет удалена в следующем выпуске.
	Виртекс ML402	x
	Виртекс ML403	x
Xilinx Zynq	Zynq-7000 ZC702		x
	Zynq-7000 ZC706		x
	ZedBoard		x		Для программирования используйте порт USB с пометкой «PROG».
	Совет по развитию ZYBO™ Zynq-7000		x
	PicoZed™ Комплект для разработки SDR		x
	MiniZed™		x		Поддерживается только для отслеживания данных и AXI-Master через FTDI JTAG.
Xilinx Zynq UltraScale +	Оценочный комплект Zynq UltraScale + MPSoC ZCU102		x
	Оценочный комплект Zynq UltraScale + MPSoC ZCU104		x		FIL поддерживается только кабелем Digilent HS3. AXI-Master и Data-Capture поддерживаются через FTDI или HS3 JTAG.
	Оценочный комплект Zynq UltraScale + MPSoC ZCU106		x		FIL поддерживается только кабелем Digilent HS3. AXI-Master и Data-Capture поддерживаются через FTDI или HS3 JTAG.
	Оценочный комплект Zynq UltraScale + RFSoC ZCU111		x		FIL поддерживается только кабелем Digilent HS3. AXI-Master и Data-Capture поддерживаются через FTDI или HS3 JTAG.
Intel Arria II	Комплект для разработки Arria II GX FPGA	x	x
Intel Arria V	Комплект для разработки Arria V SoC		x
Intel Arria V	Стартовый комплект Arria V	x	x
Intel Arria 10	Комплект для разработки Arria 10 SoC	x	x		Для подключения Ethernet используйте Quartus Prime 16.1 или более позднюю версию.
Intel Arria 10	Arria 10 GX	x	x	x	Для подключения Ethernet используйте Quartus Prime 16.1 или более позднюю версию. Quartus Prime 18.0 не рекомендуется для Arria 10 GX поверх PCI Express ®.
Циклон Intel IV	Комплект для разработки циклона IV GX FPGA	x	x
	DE2-115 Совет по вопросам развития и образования	x	x		Плата разработки Altera ® DE2-115 FPGA имеет два порта Ethernet. FPGA-in-the-loop использует только порт Ethernet 0. Убедитесь, что главный компьютер подключен к порту Ethernet 0 на плате через кабель Ethernet.
	BeMicro SDK	x	x
Циклон Intel III	Стартовый комплект циклона III FPGA		x		Платы Altera Cyclone III поддерживаются Quartus II 13.1 Примечание Поддержка семейства устройств Cyclone III будет удалена в следующем выпуске.
	Комплект для разработки циклона III FPGA	x	x
	Оценочный комплект Altera Nios II для встраиваемых систем, Cyclone III Edition	x	x
Циклон Intel V	Комплект для разработки циклона V GX FPGA	x	x
	Комплект для разработки Cyclone V SoC		x
	Комплект для разработки циклона V GT	x	x	x
	Комплект Terasic атласа-SoC / Комплект DE0-нано SoC		x
	Комплект для разработки Arrow SoCKit		x
Циклон Intel 10 LP	Оценочный комплект Altera Cyclone 10 LP		x
Циклон Intel 10 GX	Оценочный комплект Altera Cyclone 10 GX FPGA		x		Необходимо использовать с Quartus Prime Pro
Intel MAX 10	Стрелка MAX 10 DECA	x	x
Intel Stratix ® IV	Комплект для разработки Stratix IV GX FPGA	x	x
Intel Stratix V	Комплект для разработки DSP, Stratix V Edition	x	x	x
Микросеми SmartFusion ® 2	Комплект для продвинутой разработки Microsemi SmartFusion2 SoC FPGA	x			См. Установка комплекта для расширенной разработки Microsemi SmartFusion2 SoC FPGA (пакет поддержки HDL Verifier для плат Microsemi FPGA)
Микросеми Polarfire ®	Набор для оценки поляризационных пожаров Microsemi	x			См. Установка комплекта для оценки поляризации микросемий (пакет поддержки HDL Verifier для плат Microsemi FPGA)
Microsemi RTG4 ®	RTG4-DEV-KIT	x
^[a] Подключение FIL через PCI Express поддерживается только для 64-разрядных операционных систем Windows.

Ограничения

Для плат разработки FPGA, имеющих более одного устройства FPGA, с FIL может использоваться только одно такое устройство.

Пакеты поддержки платы FPGA. Пакеты поддержки плат FPGA содержат файлы определений для всех поддерживаемых плат. Можно загрузить один или несколько пакетов, зависящих от поставщика. Чтобы использовать FIL, загрузите хотя бы один из этих пакетов или настройте собственный файл определения платы. См. раздел Создание пользовательского определения платы FPGA.

Список пакетов поддержки HDL Verifier см. на странице Поддерживаемое оборудование HDL Verifier. Для загрузки пакета поддержки платы FPGA:

На вкладке Главная страница MATLAB в разделе Среда выберите Add-On > Get Hardware Support Packages.

Поддерживаемые семейства устройств FPGA для настройки платы

HDL Verifier поддерживает следующие семейства устройств FPGA для настройки платы; то есть при создании собственного файла определения платы. См. раздел Настройка платы FPGA. PCI Express не поддерживается для настройки платы.

Примечание

Пакет поддержки HDL Verifier для плат Microsemi FPGA не поддерживает настройку платы.

Семейство устройств		Ограничения
Xilinx	Артикс 7
	Кинтекс 7
	Kintex UltraScale
	Kintex UltraScale +
	Спартанский 6	Ethernet PHY RGMII не поддерживается.
	Спартанский 7
	Виртекс 4	Примечание Поддержка Virtex-4 семейства устройств будет удалена в следующем выпуске.
	Виртекс 5
	Виртекс 6
	Виртекс 7	Поддерживает только Ethernet PHY SGMII.
	Virtex UltraScale
	Virtex UltraScale +
	Zynq 7000
	Zynq UltraScale +
Intel	Аррия II
	Аррия V
	Аррия 10
	Циклон III	Примечание Поддержка семейства устройств Cyclone III будет удалена в следующем выпуске.
	Циклон IV
	Циклон V
	Циклон 10 LP
	Циклон 10 GX
	МАКС 10
	Стратикс IV
	Стратикс V

Требования к генерации компонентов UVM и DPI

Генерация компонентов UVM и DPI поддерживает те же версии Cadence Incisive и Mentor Graphics Questa и ModelSim, что и для косимуляции. Можно создать компонент DPI для 64-разрядной или 32-разрядной версии Incisive.

Кроме того, формирование компонентов UVM и DPI также поддерживает:

Synopsys ® ^VCS ® MX O-2018.09 SP2

Примечание

При запуске компонента DPI в ModelSim 10.5b на Debian ® 8.3 может возникнуть ошибка несовместимости библиотеки:

** Warning: ** Warning: (vsim-7032) The 64-bit glibc RPM 
does not appear to be installed on this machine.  Calls to gcc may fail.
** Fatal: ** Error: (vsim-3827) Could not compile 'STUB_SYMS_OF_fooour.so':

Чтобы избежать этой проблемы, на панели Создание кода (Code Generation) в разделе Параметры конфигурации (Configuration Parameters) попробуйте выполнить следующие действия.

Задайте для конфигурации построения значение Faster Runs.
Или задайте для конфигурации Build значение Specify и укажите флаг компилятора -O3.

Для создания UVM также требуется эталонная реализация UVM, доступная для загрузки со стандартного веб-сайта UVM. Эта функция тестируется с использованием поставляемой по умолчанию версии для каждого поддерживаемого симулятора.

Требования к генерации TLM

В текущей версии TLMG поддерживает:

Компиляторы:
- Visual Studio ®: VS2008, VS2010, VS2012, VS2013, VS2015 и VS2017
- Пакет SDK для Windows 7.1
- gcc 6.3
SystemC:
- SystemC 2.3.1 (включая TLM)
  Библиотеки SystemC и TLM можно загрузить по адресу https://accellera.org. Информацию о создании этих библиотек после загрузки можно найти на веб-сайте Accellera Systems Initiative.
Библиотека моделирования системы C (SCML):
- SCML 2.4.3
  SCML можно загрузить с сайта https://www.synopsys.com.

Документация