Документация

Кодирование модулей HDL для проверки с помощью MATLAB

Наиболее основным элементом связи в интерфейсе HDL Verifier является модуль HDL. Интерфейс передает все данные между имитатором HDL и MATLAB в качестве данных порта. Программное обеспечение HDL Verifier работает с любым существующим модулем HDL. Однако при кодировании модуля HDL, предназначенного для проверки MATLAB, следует учитывать его имя, типы данных, совместно используемых двумя средами, и режимы направления.

Выбор имени модуля HDL для использования с испытательным стендом MATLAB

Хотя это и не требуется, при присвоении имени модулю HDL следует выбрать имя, которое также может использоваться в качестве имени функции MATLAB. (Как правило, правила именования для VHDL ® или ^Verilog ® и MATLAB совместимы.) По умолчанию программное обеспечение HDL Verifier предполагает, что модуль HDL и его функция моделирования имеют одно и то же имя. См. раздел Bind Test Stench Function Calls with matlabtb.

Для получения более подробной информации о правилах присвоения имен функциям MATLAB см. «Советы по программированию MATLAB» по файлам и именам файлов в документации MATLAB.

Определение режимов направления порта в модуле HDL для использования с испытательным стендом

В операторе модуля необходимо указать каждый порт с режимом направления (входной, выходной или двунаправленный). Эти три режима определяются в следующей таблице.

Определение типов данных портов в модулях HDL для использования с испытательным стендом

В этом разделе описывается, как указать типы данных, совместимые с MATLAB, для портов в модулях HDL. Дополнительные сведения о том, как интерфейс HDL Verifier преобразует типы данных для среды MATLAB, см. в разделе Поддерживаемые типы данных.

Типы данных портов для объектов VHDL.  В инструкции сущности необходимо определить каждый порт, который планируется протестировать с помощью MATLAB с типом данных VHDL, поддерживаемым программным обеспечением HDL Verifier. Интерфейс может преобразовывать скалярные и массивные данные следующих типов VHDL в сопоставимые типы MATLAB:

Интерфейс также поддерживает все подтипы и массивы предшествующих типов.

Типы данных портов для модулей Verilog.  В определении модуля необходимо определить каждый порт, который планируется протестировать с помощью MATLAB, с типом данных порта Verilog, поддерживаемым программным обеспечением HDL Verifier. Интерфейс может преобразовывать данные следующих типов портов Verilog в сопоставимые типы MATLAB:

Компиляция и разработка проекта ЛПВП для использования на испытательном стенде

После создания или редактирования исходных файлов HDL компилятор симулятора HDL используется для компиляции и отладки кода.

 Компиляция для ModelSim

ModelSim> vlib work
ModelSim> vmap work work
ModelSim> vcom modsimrand.vhd

ModelSim> vlib work
ModelSim> vmap work work
ModelSim> vlog test.v

 Компиляция для резцового

sh> ncvlog -64bit test.v

sh> ncverilog -64bit +gui +access+rwc +linedebug test.v 

sh> ncvlog -64bit -linedebug test.v
sh> ncelab -64bit -access +rwc test
sh> ncsim test

Дополнительные примеры см. в учебных пособиях и демонстрациях программы HDL Verifier. Дополнительные сведения об использовании компилятора HDL см. в документации симулятора.

Образец определения объекта VHDL

Этот образец фрагмента кода VHDL определяет объект decoder. По умолчанию объект связан с функцией тестового стенда MATLAB decoder.

Ключевое слово PORT отмечает начало предложения порта сущности, которое определяет два IN порты -isum и qsum- и триOUT порты -adj, dvalid, и odata. Выходные порты подают сигналы на входные порты функции MATLAB для обработки. Входные порты принимают сигналы от выходных портов функции MATLAB.

Оба входных порта определяются как векторы, состоящие из пяти стандартных логических значений. Выходной порт adj также определяется как стандартный логический вектор, но состоит только из двух значений. Выходные порты dvalid и odata определяются как скалярные стандартные логические порты. Сведения о том, как интерфейс HDL Verifier преобразует данные стандартных типов логических скаляров и массивов для использования в среде MATLAB, см. в разделе Поддерживаемые типы данных.

ENTITY decoder IS
PORT (
  isum   : IN std_logic_vector(4 DOWNTO 0);
  qsum   : IN std_logic_vector(4 DOWNTO 0);
  adj    : OUT std_logic_vector(1 DOWNTO 0);
  dvalid : OUT std_logic;
  odata  : OUT std_logic);
END decoder ;

Кодирование функций косимуляции MATLAB

Кодирование функции MATLAB для проверки модуля или компонента HDL требует соблюдения определенных правил кодирования. Необходимо также понимать происходящие преобразования типов данных и преобразования типов данных программы для работы с данными и возврата данных в имитатор HDL.

Для кодирования функции MATLAB для проверки модуля или компонента HDL выполните следующие шаги:

Дополнительные советы см. в разделе Запись функций тестового стенда и компонентов.

Синтаксис функции испытательного стенда

Синтаксис функции тестового стенда MATLAB:

function [iport, tnext] = MyFunctionName(oport, tnow, portinfo)

Описание каждого из аргументов функции см. в разделах Синтаксис функции MATLAB и Определения аргументов функции.

Образец функции испытательного стенда MATLAB

В этом разделе используется образец функции MATLAB для идентификации секций функции тестового стенда MATLAB, требуемой программным обеспечением HDL Verifier. Полный текст кода, используемого в этом примере, приведен в разделе Пример функции MATLAB Builder EX: manchester_decoder.m.

matlabroot\toolbox\edalink\extensions\modelsim\modelsimdemos\vhdl\manchester\decoder.vhd

matlabroot\toolbox\edalink\extensions\modelsim\modelsimdemos\manchester_decoder.m

В качестве первого шага к кодированию тестовой функции MATLAB Builder EX необходимо понять, как данные, смоделированные в объекте VHDL, сопоставляются с данными в среде MATLAB Builder EX. Объект VHDL decoder определяется следующим образом:

ENTITY decoder IS
PORT (
  isum   : IN std_logic_vector(4 DOWNTO 0);
  qsum   : IN std_logic_vector(4 DOWNTO 0); 
  adj    : OUT std_logic_vector(1 DOWNTO 0);
  dvalid : OUT std_logic;
  odata  : OUT std_logic
  );
END decoder ;

Следующее обсуждение выделяет ключевые строки кода в определении manchester_decoder Функция MATLAB Builder EX:

Пример функции MATLAB Builder EX: manchester_decoder.m

function [iport,tnext] = manchester_decoder(oport,tnow,portinfo)
% MANCHESTER_DECODER  Test bench for VHDL 'decoder'
%  [IPORT,TNEXT]=MANCHESTER_DECODER(OPORT,TNOW,PORTINFO) -
%    Implements a test of the VHDL decoder entity which is part
%    of the Manchester receiver demo.  This test bench plots
%    the IQ mapping produced by the decoder.
%
%      iport              oport
%            +-----------+
% isum -(5)->|           |-(2)-> adj
% qsum -(5)->| decoder   |-(1)-> dvalid
%            |           |-(1)-> odata
%            +-----------+
%
%   isum - Inphase Convolution value
%   qsum - Quadrature Convolution value
%   adj  - Clock adjustment ('01','00','10')
%   dvalid - Data validity ('1' = data is valid)
%   odata - Recovered data stream
%
% Adjust = 0 (00b), generate full 16 cycle waveform

%   Copyright 2003-2009 The MathWorks, Inc.

persistent isum;
persistent qsum;
%persistent ga;
persistent x;
persistent y;
persistent adj;
persistent data;
global testisdone;
% This useful feature allows you to manually
% reset the plot by simply typing: >manchester_decoder
tnext = [];
iport = struct();

if nargin == 0,
    isum = [];
    return;
end

if exist('portinfo') == 1
    isum = [];
end

tnext = tnow+1e-9;
if isempty(isum),  %% First call
    scale = 9;
    isum = 0;
    qsum = 0;
    for k=1:2,
        ga(k) = subplot(2,1,k);
        axis([-1 17 -1 17]);
        ylabel('Quadrature');
        line([0 16],[8 8],'Color','r','LineStyle',':','LineWidth',1)
        line([8 8],[0 16],'Color','r','LineStyle',':','LineWidth',1)
    end
    xlabel('Inphase');
    subplot(2,1,1);
    title('Clock Adjustment (adj)');
    subplot(2,1,2);
    title('Data with Validity');
    iport.isum = '00000';
    iport.qsum = '00000';
    return;
end

% compute one row, then plot
isum = isum + 1;
adj(isum) = bin2dec(oport.adj');
data(isum) = bin2dec([oport.dvalid oport.odata]);

if isum == 17,
    subplot(2,1,1);
    for k=0:16,
        if adj(k+1) == 0,  % Bang on!
            line(k,qsum,'color','k','Marker','o');
        elseif adj(k+1) == 1,  %
            line(k,qsum,'color','r','Marker','<');
        else
            line(k,qsum,'color','b','Marker','>');
        end
    end
    subplot(2,1,2);
    for k=0:16,
        if data(k+1) < 2,  % Invalid
            line(k,qsum,'color','r','Marker','X');
        else
            if data(k+1) == 2,  %Valid and 0!
                line(k,qsum,'color','g','Marker','o');
            else
                line(k,qsum,'color','k','Marker','.');
            end
        end
    end

    isum = 0;
    qsum = qsum + 1;
    if qsum == 17,
        qsum = 0;
        disp('done');
        tnext = [];  % suspend callbacks
        testisdone = 1;
        return;
    end
    iport.isum = dec2bin(isum,5);
    iport.qsum = dec2bin(qsum,5);
else
    iport.isum = dec2bin(isum,5);
end