Контроллер памяти pa
Частота канала передачи данных между межсоединением памяти и контроллером памяти.
Тактовая частота, используемая для передачи транзакций во внешнюю память. Тактовая частота контроллера определяет общую пропускную способность системы для внешней памяти, которая должна быть разделена между всеми ведущими в модели.
По умолчанию:
200
Установите ширину (в битах) канала передачи данных между контроллером памяти и межсоединением памяти.
По умолчанию:
64
Неэффективность транзакции памяти модели, определяемая значением процента снижения. Для каждого 100 тактового сигнала выполнение транзакции памяти приостанавливается для количества тактовых импульсов, равного снижению пропускной способности. Для установки этого параметра измерьте максимальную пропускную способность платы и в этом параметре отразите снижение пропускной способности платы. См. пример в разделе Анализ пропускной способности памяти с использованием генераторов трафика.
По умолчанию:
2.3
Укажите задержку в тактовых циклах между запросом на запись и началом передачи.
Эта задержка представляет собой число тактовых циклов между отправкой запроса контроллеру памяти и до тех пор, пока он не вернет ответ. Он отражается в сигналах логического анализатора как время, когда состояние контроллера памяти остается равным BurstAccepted. Дополнительные сведения о просмотре форм сигнала при моделировании см. в разделе Буферные и пакетные формы сигнала.
Чтобы установить это значение, измерьте циклы синхронизации между запросом на передачу и началом передачи на плате. Инструкции по извлечению этой информации из аппаратного выполнения см. в разделе Настройка и запрос монитора соединений AXI.
По умолчанию:
4
Укажите задержку в тактовых циклах между концом передачи памяти и концом транзакции записи.
Чтобы установить это значение, измерьте циклы синхронизации между окончанием пакета и завершением транзакции на плате. Инструкции по извлечению этой информации из аппаратного выполнения см. в разделе Настройка и запрос монитора соединений AXI.
По умолчанию:
4
Укажите задержку в тактовых циклах между запросом на чтение и началом передачи.
Эта задержка представляет собой число тактовых циклов между отправкой запроса контроллеру памяти и до тех пор, пока он не вернет ответ. Он отражается в сигналах логического анализатора как время, когда состояние контроллера памяти остается равным BurstAccepted. Дополнительные сведения о просмотре форм сигнала при моделировании см. в разделе Буферные и пакетные формы сигнала.
Чтобы установить это значение, измерьте циклы синхронизации между запросом на передачу и началом передачи на плате. Инструкции по извлечению этой информации из аппаратного выполнения см. в разделе Настройка и запрос монитора соединений AXI.
По умолчанию:
5
Укажите задержку в тактовых циклах между концом передачи памяти и концом транзакции чтения.
Чтобы установить это значение, измерьте циклы синхронизации между окончанием пакета и завершением транзакции на плате. Инструкции по извлечению этой информации из аппаратного выполнения см. в разделе Настройка и запрос монитора соединений AXI.
По умолчанию:
1