Прочитан основной регистр IP

Запись в регистр модели с программного обеспечения на аппаратное обеспечение

Библиотека:
Блоксеть/память SoC

Описание

Блок IP Core Register Read моделирует операцию записи с процессора на аппаратную логику. Блок принимает данные, посланные блоком записи регистра от процессора. Смещение регистра можно определить с помощью инструмента «Отображение памяти».

Порты

Продукция

развернуть все

`data` - Вывод данных
вектор

Этот порт выводит вектор данных, принятый от процессора, начиная с адреса смещения от базового адреса ядра IP. Задайте адрес смещения в инструменте «Сопоставление памяти».

Параметры

развернуть все

`Register name` - Наименование регистра
`RegA` (по умолчанию) | символьный вектор

Сопоставьте это имя с параметром Register name, указанным в блоке Register Write.

Пример: AddressReg1

`Output data type` - Тип данных выходных данных
`uint16` (по умолчанию) | `single` | `int8` | `uint8` | `int16` | `int32` | `uint32` | `boolean` | `fixed point data type`

Выберите тип данных для выходных данных. Это значение должно соответствовать значению, выбранному для блока записи регистра.

`Output vector size` - Размер вектора выходных данных
`1` (по умолчанию) | положительное целое число

Укажите размер вектора выходных данных как положительное целое число. Это значение должно соответствовать значению, выбранному для блока записи регистра.

`Sample time` - Интервал моделирования отбора проб
`-1` (по умолчанию) | неотрицательный скаляр

Укажите дискретный интервал времени в секундах, в течение которого блок будет выводить данные. Если это значение равно -1 (по умолчанию) время выборки наследуется от модели.

Расширенные возможности

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Для автоматического создания кода HDL для проекта и выполнения на устройстве SoC используйте инструмент SoC Builder. См. раздел Создание конструкции SoC.

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Зарегистрировать канал | Регистрация записи

Представлен в R2020a

Документация по набору блоков SoC

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация

Прочитан основной регистр IP

Описание

Порты

Продукция

data - Вывод данных вектор

Параметры

Register name - Наименование регистра RegA (по умолчанию) | символьный вектор

Output data type - Тип данных выходных данных uint16 (по умолчанию) | single | int8 | uint8 | int16 | int32 | uint32 | boolean | fixed point data type

Output vector size - Размер вектора выходных данных 1 (по умолчанию) | положительное целое число

Sample time - Интервал моделирования отбора проб -1 (по умолчанию) | неотрицательный скаляр