Сигнальные интерфейсы, добавленные к модели канала для устройства записи и устройства считывания, представляют собой протоколы, которые алгоритмы используют для связи с каналом. Протоколы не изменяют ядро модели канала внешней памяти, которая работает на пакетных транзакциях. Они управляют только тем, как данные попадают в эти каналы или выходят из них.
Для IPs FPGA или ASIC типичные протоколы включают потоковые данные, потоковые видеоданные и адресные передачи данных. Для программного обеспечения типичные протоколы, представленные алгоритму, включают простой буфер данных, с подробными сведениями о прерываниях, управлении буфером и планировании задач, оставленных базовой ОС.
Настройте блок канала памяти для поддержки различных протоколов.
Конфигурация программного обеспечения AXI4-Stream предоставляет протокол потоковой передачи программного обеспечения от аппаратного обеспечения к программному обеспечению. Выберите эту конфигурацию, когда процессор выполняет роль считывателя из памяти. Этот протокол включает в себя конфигурацию триггера, которую принимает блок диспетчера задач. Триггер сигнализирует, что буфер памяти заполнен и готов к чтению. Дополнительные сведения о протоколе AXI4-stream см. в разделе Интерфейс AXI4-Stream.
Программное обеспечение для AXI4-Stream через конфигурацию DMA обеспечивает протокол потоковой передачи программного обеспечения от программного обеспечения к аппаратному обеспечению. Выберите эту конфигурацию, когда процессор выполняет роль устройства записи в память. Этот протокол включает в себя конфигурацию триггера, которую принимает блок диспетчера задач. Триггер сигнализирует, что буфер памяти пуст и готов к записи. Затем процессор инициирует транзакцию записи. После успешного завершения транзакции записи процессор принимает сигнал состояния от блока записи потока. Процессор реагирует на этот сигнал, когда состояние имеет значение false. Дополнительные сведения о протоколе AXI4-stream см. в разделе Интерфейс AXI4-Stream.
Конфигурация AXI4-Stream обеспечивает простой допустимый и готовый протокол для потоковой передачи данных. Из этого протокола можно создать полностью совместимый интерфейс AXI4-Stream с помощью HDL Coder™.
Для каналов потока данных адресация памяти выполняется автоматически. Канал отвечает за преобразование потока в адреса буфера как ядро DMA. Отношение потока к управляемым буферам во внешней памяти через сигнал «конец буфера», известный как tlast для AXI4-Stream. Дополнительные сведения о протоколе AXI4-stream см. в разделе Интерфейс AXI4-Stream.
Конфигурация AXI4-Stream Video FIFO предоставляет действительный и готовый протокол данных, аналогичный протоколу AXI4 Stream FIFO. Этот протокол также имеет дополнительную сигнализацию для обозначения начала или конца видеолинии и начала или конца видеокадра. Этот протокол совместим с блоками HDMI Rx и HDMI Tx, поставляемыми с пакетом поддержки SoC Blockset™ для устройств Xilinx ®. Из этого протокола можно создать полностью совместимый потоковый видеоинтерфейс AXI-Stream с помощью кодера HDL. Сведения о блоках HDMI см. в документации по пакетам поддержки блоков SoC.
Для каналов потоковой передачи видеоданных адресация памяти выполняется автоматически. Канал отвечает за преобразование потока в адреса буфера как ядро DMA. Поток относится к управляемым буферам во внешней памяти через сигналы шины управления пикселями, которые разграничивают линии и кадры. Дополнительные сведения см. в разделе AXI4-Stream видеоинтерфейса.
Конфигурация AXI4-Stream Video Frame Buffer обеспечивает ту же сигнализацию, что и AXI4 Stream Video FIFO, с дополнительными сигналами управления для синхронизации кадра и буфера. Этот протокол совместим с блоками HDMI Rx и HDMI Tx, доступными в пакете поддержки Blockset SoC для устройств Xilinx. Из этого протокола можно создать полностью совместимый потоковый видеоинтерфейс AXI-Stream с помощью кодера HDL. Сведения о блоках HDMI см. в документации по пакетам поддержки блоков SoC.
Для каналов потоковой передачи видеоданных адресация памяти выполняется автоматически. Канал отвечает за преобразование потока в адреса буфера как ядро DMA. Отношение потока к управляемым буферам во внешней памяти осуществляется через сигналы шины управления пикселями, которые разграничивают линии и кадры.
Конфигурация AXI4 обеспечивает простой прямой интерфейс с межсоединением памяти. В отличие от двух предыдущих протоколов потоковой передачи, этот протокол позволяет алгоритму действовать в качестве ведущего устройства памяти, предоставляя адреса и непосредственно управляя передачей пакета. Этот протокол представляет собой упрощенный главный протокол. Из этого протокола можно создать полностью совместимый интерфейс AXI-4 с помощью кодера HDL. Дополнительные сведения об упрощенном интерфейсе AXI4 см. в разделе Упрощенный главный интерфейс AXI4.